De mest forstyrrende megatrends, der påvirker ASIC-netværksindustrien i dag, omfatter tingenes internet (IoT), Cloud og 4G/5G-netværk. Det er alle brancheeksperter enige om fra 2020 til 2025, titusindvis af milliarder af tilsluttede enheder vil indsamle data og sende dem på tværs af det softwaredefinerede netværk (SDN) til ASIC-baserede netværkssystem.
I dag befinder vi os i en æra med enhver enhedsforbindelse, og når som helst computer, inklusive applikationer til husholdninger, industrisystemer, sikkerhedskameraer, babyovervågning, sundhedspleje, wearables, biler og meget mere. Halvlederindustrien og netværksindustriens aktører er i gang med denne transformation og fungerer som "bagmænd" af næste generations IoT-innovationsæra.
Ifølge en af de administrerende direktører for en af de største globale udbydere af netværksløsninger, "er Cloud den største enkelttrend, der påvirker netværksindustrien". Det er netværksvirksomhedernes opgave at hjælpe teleoperatører med at transformere og vokse deres cloud, udover at hjælpe virksomheder med at forbinde deres egne datacentre til skyen.
Igen er halvlederløsningsvirksomheder engageret i design og fremstilling af IC'er, indlejrede processorer, billige tyndfilmschips og andre netværksværktøjer, som hjælper med at opfylde forretningspotentialet i cloud til at understøtte netværksløsninger. Kunder efterspørger avancerede netværksløsninger, som vil modstå de fænomenale krav til cloud-infrastruktur i 2020 og fremover.
Det skal huskes, at selvom halvledernetværksindustrien byder på nye udfordringer for at forbedre kraften, ydeevnen og området. Den vigtigste milepæl i udvikling af ASIC optager det efter tidsplanen. Inden for chipdesign har partitionering, geometribrug, routing/ressourcedistribution og blokudførelse sit eget sæt af udfordringer, og der er enorm pålidelighed på hver blokkvalitets fysisk verifikationslukning. De eksisterende teknikker/flow vil ikke være gode nok til at opfylde disse ekstra kontroller. PDV-checks som DRC er blevet øget på grund af for det meste dobbeltmønsterindførelse.
Strømplanlægning er også blevet mere kritisk på grund af den lavere driftsspænding, IR- og EM-krav. På grund af højere driftsfrekvens og højere udnyttelse af cellen, vil dynamisk IR-fald øges. De eksisterende flow/teknikker, der er blevet brugt til at afskrive designet, uanset om det hele eller noget af det vil være anvendeligt på lavere teknologisknudepunkter. Ingeniører skal bekræfte, hvilken form for kontrol der er nødvendig. Lad os tage et kig på nogle timing lukning, pdv lukning, test og emballering udfordringer og teknikker, som kan bruges til at signoff designet på en effektiv måde.
Udfordringer:
(A) Strømplanlægning
Strømplanlægning er den mest kritiske og vigtige fase i ethvert design. God strømplanlægning forhindrer IR- og EM-problemer. I lavere teknologiknude, efterhånden som designet bliver mere tæt, er det blevet mere afgørende, da metallagstablingen er steget. Også den nederste lagtykkelse er blevet mindre. I lavere geometri er driftsspændingen også faldet. Så strømplanlægning bør være robust for bedre IR og EM. I lavere teknologiknude vil antallet af via lag stabling være mere. Denne høje viastak kan skabe problemer i signalrouting. Så i stedet for en enkelt viastak kan vi opdele den med mellemliggende kraftlag. Dette vil give os mulighed for at bruge routing-ressourcer effektivt og distribuere strøm effektivt. I dag bruger næsten alle enheder power gating og switch power supply (SPS) teknikker til strømstyring. I SPS-teknikken er fordelingen af kraftceller ensartet og dækker arealet af alle std. celle logik. For at skabe strømdomæner er der mulighed for en yderligere opdeling af koblet elnet, som afhænger af geometrien af power gating.
I vores design har vi brugt PG-armering sammen med de teknikker, der er beskrevet tidligt i dette afsnit. Som vi ved, er lavere lag mere modstandsdygtige, derfor vil forstærkning i disse lag hjælpe meget i IR. Vi kan få op til 3-5 mV på kun VIA1/VIA2/VIA3 forstærkning, der afhænger af hvor mange vias der er tilføjet.
(B) IR/EM
Der er to typer IR-fald, der tages i betragtning. Gennemsnitligt spændingsfald kan betragtes som et statisk IR-fald for designet. Hvorimod skift af cellerne fører til dynamisk IR-fald. I højere teknologisknudepunkter, på grund af tilstrækkelig tilstedeværelse af afkoblingskapacitans, var statisk IR-fald nyttigt i signoff-analyse. Mens dynamisk IR-fald forårsaget, når store mængder af logik skifter ad gangen, hvilket bliver til spidsstrømsanmodning.
Ud over den konventionelle metode til løsning af IR, har vi brugt IR-bevidst placering i vores design som en løsning. Buffere/invertere placeret i kanalen er hovedkilden til IR-fald, især gennemstrømningsdominerede designs. Den eneste udfordring er, at blokken skal have nok kanalareal til at sprede cellerne.
(C) Timing og PDV
Timing er meget kritisk og vigtig check for signoff. Det inkluderer overgangsbrud, opsætning, hold, min pulsbredde, ur-indgangkontrol osv. I lavere geometri bliver designet dag for dag mere komplekst, hvorfor timing af lukning er blevet vanskelig. Vi har også stået over for nogle timing problemer i vores design. For at være mere specifik har vi i timing-overtrædelsen setup-kritisk design, og også max trans, max_cap, min_pulse_width som DRV'er er overtrådt som vist i tabel 1. Antallet af overtrædelsesveje til opsætning var 350 og WNS er -356 ps i PT værktøj, før man løser overtrædelser. Lastrummet er ikke meget påvirket, kun 20 stier er overtrådt. På grund af værktøjsbegrænsningerne har vi for at løse disse overtrædelser gennemgået den algoritme, som vi vil diskutere i ECO-flowafsnittet. Vi har primært fokuseret på cellestørrelse og Vt-swap, da indsættelse af buffer vil øge arealet samt påvirke routingen af designet. Værktøjet er ikke i stand til at løse overtrædelsen i urstien, da den er indstillet til ikke at røre, vi har brugt inverterparbuffer i stien for at forbedre opsætningstimingen. Der er stadig én sti, mem til reg sti, som er meget kritisk at løse med værktøj eller manuelt. Max_trans og Max_cap overtrædelse er også opfyldt. Efter at have rettet ECO PT-værktøjet, når øko-rutekørsel udføres i ICC-værktøjet, har opsætningen mødtes med 30ps og kan med succes lukke designet efter at have løst In til Reg og Reg til Out-sti ved hjælp af samme strategier.
parametre | Før omkostninger | Efter omkostninger |
---|---|---|
max_Overgang | 5.140 (V) | 0.00 (MET) |
max_fanout | 0.00 (MET) | 0.00 (MET) |
max_cap | 1.275 (V) | 0.00 (MET) |
min_pulsbredde | 141.677 (V) | 141.677 (V) |
min_periode | 0.287 (MET) | 0.00 (MET) |
Parametre REG2REG Sti | Før (ns) | Efter (ns) |
---|---|---|
WNS opsætning | -0.356 | -0.010 |
NVP | 350 | 1 |
WNS Hold | -0.0027 | 0.00 |
NVP | 20 | 0 |
Tabel 1 Timing-resultater
For lavere teknologiknude er PDV-kontrollen blevet øget. Der er ekstra fysiske celler, der skal bruges for at opfylde kravene til fysisk kontrol. På grund af dobbeltmønstret er DRC-kontrollen relateret til dobbeltmønstret som ulige cyklus blevet øget. Udbytteanalysen skal også udføres for lavere teknologiknuder.
Løsninger på ovenstående udfordringer:
STA Flow
Statisk timinganalyse er meget vigtig og en hurtigere måde at analysere/verificere alle timingstierne på i forskellige designstadier. Andre metoder til timinganalyse som simulering kan verificere den del af designet, som vi giver stimulans til. At verificere alle disse timingstier med milliarder af porte er for langsomt, og vi er ikke i stand til at verificere timingen fuldstændigt. Figur 3. viser det grundlæggende STA-flow med alle nødvendige input samt output, som vil blive feedet til PNR-værktøjet for at løse timing-overtrædelser og DRV'er. STA-værktøj som Prime Time af Synopsys har brug for Gate-niveau netliste, SDC, SPEF, SDF, biblioteksfiler som input. Output vil være Timing-rapporter og ECO tcl-fil, som føres til PNR-værktøjet til implementering i design med løste timing-overtrædelser og DRV'er.
ECO FLOW
For at imødekomme overtrædelsen efter at have implementeret designet fysisk, bruges den tekniske ændringsordre. Eco flow bruges til at forbedre din timing, DRV'er, strøm, areal og andre begrænsninger på ethvert trin, såsom postplacering, post cts, post routing. Der er to typer øko, alle lag øko og fryse silicium øko. Maskgenerering udføres generelt efter alle lags ECO. For at reducere betydelige omkostninger efter tape-out-fasen udføres metal/base (silicium) øko i maskegenerering. Algoritmen eller teknikkerne til at løse overtrædelsen ved hjælp af ECO flow, som vi har brugt, er vist i figur 4. Som input giver vi stigrupper, der skal fikseres, og antallet af iterationer. Efter at have analyseret timingstien, vil vi tjekke for slækken <0. For hver krænkende sti skal vi tjekke for celleforsinkelsen. I flow holder vi os til først at løse DRV'er og derefter timing.
Der er grundlæggende fire metoder, som kan bruges til at løse timing som cellestørrelse, VT-swap, bufferindsættelse og brug af inverterbufferpar i clocknetværk. I cellestørrelsesmetoden kan vi udlede den aktuelle drivstyrke af krænkende sticelle og kontrollere tilgængeligheden af celler med højere drivstyrke eller alternativ lib-celle til at erstatte cellen for at forbedre timingen. Hvis der ikke er en sådan alternativ eller højere drevstyrkecelle tilgængelig i biblioteket, kan vi gå efter den anden metode, der er VT-swap. I VT swapping greb vi kombinationscellerne og skifter deres VT til ULVT, hvilket også resulterer i timingforbedring. Tredje metode er bufferindsættelse for at bryde det lange net, hvilket påvirker nettets kapacitans og dermed celleforsinkelse. Når alt øko-fix er gjort, kan vi få de endelige økodata til at køre i PNR-værktøjet. Det samme ECO flow er blevet implementeret i vores design, resultaterne og effekterne er diskuteret i timing og pdv udfordringer sektionen.
Andre udfordringer:
(A) Reduceret lavt pin-antal test
På grund af krympning i størrelsen af chip til 28 nm, 16 nm, 7 nm og derover, stiger selv antallet af I/O-ben på processoren, hvor flere typer testmønstre (flere logiske porte, der skal testes) anvendes i flere testcyklusser for at opnå høj testkvalitet. For at begrænse brugen af antallet af pin-tællinger og reduktion af den overordnede testtiming på en mere effektiv måde, henvender DFT-ingeniører sig til nye testbarhedsteknikker til anvendelse på et stigende antal pin-tællinger og scanner mønstre på en effektiv måde, f.eks. som reduceret pin-count test (RPCT) og også opnå maksimal fejldækning.
Reduceret lavt pin-antal test er en effektiv løsning, der tillader anvendelse af testmønstre ved hastighed ved hjælp af billige testere, der er meget pin-begrænsede for at opnå fejldækning og implementeringstesttid med minimal indvirkning på designet.
(B) Emballagekompleksitet
Emballagens oprindelige rolle var simpelthen at beskytte chipsene indeni, men emballage er ved at blive lige så kompliceret som at udvikle en kompleks SoC(ASIC).
I halvlederfremstillingsprocessen er chippakning et af de mest kritiske elementer, som er oversvømmet med innovation og kompleksitet og især efterhånden som transistorstørrelsen falder. Under emballering gennemgår lavere teknologiknuder to tilstande: i) Lækage af forseglet emballage. ii) Logiske signaler forringes ved kontakt. Disse knudepunkter gennemgår kritiske pakkeaktiviteter fra start til slut, som inkluderer: emballering på waferniveau (ætsning af litografi og isolering), bumping, vifter ud, spånstabling og andre teknikker, der har bidraget til små-form-faktor-chips til højhastigheds funktionalitet, som klienten forventede i mobilelektronik og andre teknologier.
Konklusion
Med tiden er metaltykkelsen, stigningen og cellehøjden i lavere teknologi reduceret, hvilket har introduceret ny kompleksitet i kraftplanlægning. Også på grund af det har den introduceret nye IR/EM, timing, PDV, reduceret test med lavt pinantal og pakkekompleksitetsudfordringer. Efter at have gennemgået disse udfordringer er PNR, timingflow, pin-antal og emballage blevet tilpasset, hvilket hjælper os med at afbøde de lavere teknologiske sign-off-udfordringer. Indtil videre har vi diskuteret alle udfordringerne og dens løsninger for designlukningen for at udnytte det til tidsplanen, hvilket er den vigtigste milepæl at nå for at udvikle enhver ASIC. Hvis du leder efter laveffekt ASIC-designhjælp, vi er her for at hjælpe!
Forfattere:
- Konto
- aktiviteter
- algoritme
- analyse
- Anvendelse
- applikationer
- OMRÅDE
- ASIC
- tilgængelighed
- Baby
- Største
- Bit
- virksomhed
- kameraer
- biler
- forårsagede
- udfordre
- lave om
- Kontrol
- chip
- Chips
- kunder
- lukning
- Cloud
- sky infrastruktur
- Indsamling
- Virksomheder
- computing
- tilsluttede enheder
- Connectivity
- bidrog
- Nuværende
- data
- Data Center
- datacentre
- forsinkelse
- Efterspørgsel
- Design
- Enheder
- Domæner
- kørsel
- Drop
- Tidligt
- Edge
- Effektiv
- Elektronik
- Engineering
- Ingeniører
- etc.
- udførelse
- eksperter
- Fed
- Fig
- Figur
- Film
- Fornavn
- Fix
- flow
- Frys
- Gates
- geometri
- Global
- godt
- stor
- Grid
- Grow
- Dyrkning
- sundhedspleje
- link.
- Høj
- hold
- Hvordan
- HTTPS
- kæmpe
- ICS
- KIMOs Succeshistorier
- Herunder
- Forøg
- industrielle
- industrien
- Infrastruktur
- Innovation
- Internet
- tingenes internet
- tingenes internet
- spørgsmål
- IT
- Job
- Nøgle
- føre
- Niveau
- Bibliotek
- Lang
- større
- ledelse
- Produktion
- maske
- metal
- Mobil
- overvågning
- netto
- netværk
- netværk
- net
- noder
- drift
- ordrer
- Andet
- emballage
- ydeevne
- planlægning
- magt
- beskytte
- kvalitet
- reducere
- Rapporter
- Krav
- Ressourcer
- Resultater
- R
- Kør
- scanne
- sikkerhed
- halvleder
- sæt
- Del
- simulation
- Størrelse
- slæk
- So
- Løsninger
- SOLVE
- delt
- spredes
- Stage
- starte
- stimulus
- forsyne
- support
- Kontakt
- systemet
- Systemer
- Teknologier
- Teknologier
- telecom
- prøve
- Test
- Blokken
- tid
- Transformation
- us
- Verifikation
- wearables
- Udbytte