Zu den störendsten Megatrends, die sich heute auf die ASIC-Netzwerkbranche auswirken, gehören das Internet der Dinge (IoT), die Cloud und 4G / 5G-Netzwerke. Alle Branchenexperten sind sich einig von 2020 um 2025Dutzende Milliarden verbundener Geräte werden Daten sammeln und über das SDN (Software Defined Networking) an ein ASIC-basiertes Netzwerksystem senden.
Heute befinden wir uns in einer Ära der Konnektivität von Geräten und Computern, einschließlich Anwendungen für Haushalte, industrielle Systeme, Sicherheitskameras, Babyüberwachung, Gesundheitswesen, Wearables, Autos und vieles mehr. Die Akteure der Halbleiterindustrie und der Netzwerkbranche befinden sich in dieser Transformation und fungieren als „Unterstützer“ der IoT-Innovationsära der nächsten Generation.
Laut einem der CEOs eines der größten globalen Anbieter von Netzwerklösungen ist „Cloud der größte Trend, der sich auf die Netzwerkunternehmen auswirkt“. Es ist die Aufgabe der Netzwerkunternehmen, Telekommunikationsbetreibern bei der Transformation und Erweiterung ihrer Cloud zu helfen und Unternehmen dabei zu helfen, ihre eigenen Rechenzentren mit der Cloud zu verbinden.
Wiederum beschäftigen sich Halbleiterlösungsunternehmen mit dem Design und der Herstellung von ICs, eingebetteten Prozessoren, kostengünstigen Dünnschichtchips und anderen Netzwerktools, die dazu beitragen, das Geschäftspotenzial der Cloud zur Unterstützung von Netzwerklösungen auszuschöpfen. Kunden fordern High-End-Netzwerklösungen, die den phänomenalen Anforderungen an die Cloud-Infrastruktur im Jahr 2020 und darüber hinaus standhalten.
Es muss bedacht werden, dass die Halbleiternetzwerkindustrie neue Herausforderungen darstellt, um die Leistung, Leistung und den Bereich zu verbessern. Der wichtigste Meilenstein in Die Entwicklung von ASIC wird planmäßig aufgezeichnet. Beim Chipdesign haben Partitionierung, Geometrienutzung, Routing / Ressourcenverteilung und Blockausführung ihre eigenen Herausforderungen, und es besteht eine enorme Zuverlässigkeit für jeden physischen Verifizierungsabschluss der Blockqualität. Die vorhandenen Techniken / Abläufe sind nicht gut genug, um diese zusätzlichen Prüfungen zu erfüllen. Die PDV-Prüfungen wie DRC wurden aufgrund der meist doppelten Mustereinführung erhöht.
Außerdem ist die Energieplanung aufgrund der geringeren Anforderungen an Betriebsspannung, IR und EM kritischer geworden. Aufgrund der höheren Betriebsfrequenz und der höheren Auslastung der Zelle wird der dynamische IR-Abfall erhöht. Die vorhandenen Abläufe / Techniken, die zum Abzeichnen des Entwurfs verwendet wurden, unabhängig davon, ob alle oder einige davon auf Knoten mit niedrigerer Technologie anwendbar sind. Ingenieure müssen bestätigen, welche Art von Kontrollen erforderlich sind. Lassen Sie uns einen Blick auf einige Herausforderungen und Techniken beim Timing-Closing, PDF-Closure, Testen und Verpacken werfen, mit denen das Design auf effiziente Weise abgemeldet werden kann.
Challenges:
(A) Energieplanung
Die Energieplanung ist die kritischste und wichtigste Phase eines jeden Entwurfs. Eine gute Energieplanung verhindert IR- und EM-Probleme. Im unteren Technologieknoten ist das Design mit zunehmender Dichte des Metallschichtstapels mit zunehmender Dichte dichter geworden. Auch die geringere Schichtdicke ist geringer geworden. Bei niedrigerer Geometrie ist auch die Betriebsspannung gesunken. Die Energieplanung sollte also robust sein für bessere IR und EM. Im Knoten mit niedrigerer Technologie ist die Anzahl der Stapelung von Via-Schichten höher. Dieser hohe Via-Stack kann Probleme beim Signal-Routing verursachen. Anstelle eines einzelnen Via-Stacks können wir ihn also mit Zwischenleistungsschichten aufteilen. Auf diese Weise können wir Routing-Ressourcen effizient nutzen und die Energie effektiv verteilen. Heutzutage verwenden fast alle Geräte Power-Gating- und Switch-Power-Supply-Techniken (SPS) für die Energieverwaltung. Bei der SPS-Technik ist die Verteilung der Leistungszellen gleichmäßig und deckt den Bereich aller Standards ab. Zelllogik. Um Stromdomänen zu erstellen, besteht die Möglichkeit einer weiteren Aufteilung des geschalteten Stromnetzes, die von der Geometrie des Power Gating abhängt.
In unserem Design haben wir PG-Verstärkung zusammen mit den Techniken verwendet, die zu Beginn dieses Abschnitts beschrieben wurden. Wie wir wissen, sind untere Schichten widerstandsfähiger, daher hilft die Verstärkung in diesen Schichten im IR sehr. Wir können mit nur VIA3 / VIA5 / VIA1-Verstärkung bis zu 2-3 mV gewinnen, abhängig davon, wie viele Durchkontaktierungen hinzugefügt wurden.
(B) IR / EM
Es gibt zwei Arten von IR-Abfällen, die berücksichtigt werden. Der durchschnittliche Spannungsabfall kann als statischer IR-Abfall für das Design betrachtet werden. Während das Umschalten der Zellen zu einem dynamischen IR-Abfall führt. Im Knoten der höheren Technologie war aufgrund des ausreichenden Vorhandenseins einer Entkopplungskapazität ein statischer IR-Abfall bei der Signoff-Analyse nützlich. Während ein dynamischer IR-Abfall verursacht wird, wenn große Mengen an Logik gleichzeitig umgeschaltet werden, was sich in eine Spitzenstromanforderung verwandelt.
Zusätzlich zur herkömmlichen Methode zur Lösung von IR haben wir in unserem Design eine IR-fähige Platzierung als Lösung verwendet. Im Kanal platzierte Puffer / Wechselrichter sind die Hauptquelle für IR-Abfälle, insbesondere durch Durchführungen dominierte Designs. Die einzige Herausforderung besteht darin, dass der Block genügend Kanalfläche haben sollte, um die Zellen zu verbreiten.
(C) Timing und PDV
Das Timing ist eine sehr kritische und wichtige Überprüfung für die Abmeldung. Es umfasst Übergangsverletzungen, Einstellungen, Halten, minimale Impulsbreite, Clock-Gating-Prüfungen usw. Bei niedrigerer Geometrie wird das Design von Tag zu Tag komplexer, weshalb das zeitliche Schließen schwierig geworden ist. Wir hatten auch einige zeitliche Probleme bei unserem Design. Um genauer zu sein, haben wir bei der Timing-Verletzung ein kritisches Setup-Setup und auch die maximale Trans, Max_Cap, Min_Pulse_Breite wie DRVs werden verletzt, wie in Tabelle 1 gezeigt. Die Anzahl der verletzenden Pfade für das Setup betrug 350 und der WNS beträgt -356 ps in PT Werkzeug vor dem Lösen von Verstößen. Das Halten ist nicht sehr betroffen, nur 20 Pfade werden verletzt. Aufgrund der Tool-Einschränkungen haben wir zur Behebung dieser Verstöße den Algorithmus durchlaufen, den wir im Abschnitt ECO-Flow diskutieren werden. Wir haben uns hauptsächlich auf die Größenbestimmung von Zellen und das Austauschen von Vt konzentriert, da das Einfügen von Puffer die Fläche vergrößert und das Routing des Designs beeinflusst. Das Tool ist nicht in der Lage, die Verletzung im Taktpfad zu beheben, da es so eingestellt ist, dass es sich nicht berührt. Wir haben den Wechselrichterpaarpuffer im Pfad verwendet, um das Setup-Timing zu verbessern. Es gibt immer noch einen Pfad, mem to reg path, der sehr wichtig ist, um ihn per Tool oder manuell zu lösen. Die Verletzung von Max_trans und Max_cap ist ebenfalls erfüllt. Nach dem Reparieren des ECO PT-Tools, wenn der Öko-Routenlauf im ICC-Tool ausgeführt wird, hat das Setup 30 ps erreicht und kann das Design erfolgreich schließen, nachdem der In-Reg- und der Reg-Out-Pfad mit denselben Strategien gelöst wurden.
Parameter | Vor Kosten | Nach Kosten |
---|---|---|
max_Übergang | 5.140 (V) | 0.00 (MET) |
max_fanout | 0.00 (MET) | 0.00 (MET) |
max_cap | 1.275 (V) | 0.00 (MET) |
min_pulse_width | 141.677 (V) | 141.677 (V) |
min_periode | 0.287 (MET) | 0.00 (MET) |
Parameter REG2REG Pfad | Vor (ns) | Nach (ns) |
---|---|---|
WNS-Setup | -0.356 | -0.010 |
NVP | 350 | 1 |
WNS-Halten | -0.0027 | 0.00 |
NVP | 20 | 0 |
Tabelle 1 Timing-Ergebnisse
Für Knoten mit niedrigerer Technologie wurden die PDV-Überprüfungen erhöht. Es gibt zusätzliche physische Zellen, die verwendet werden müssen, um die physischen Überprüfungsanforderungen zu erfüllen. Aufgrund der doppelten Strukturierung wurden die DRC-Überprüfungen im Zusammenhang mit der doppelten Strukturierung wie einem ungeraden Zyklus erhöht. Außerdem muss die Ertragsanalyse für Knoten mit niedrigerer Technologie durchgeführt werden.
Lösungen für die oben genannten Herausforderungen:
STA-Fluss
Die statische Timing-Analyse ist eine sehr wichtige und schnellere Methode, um alle Timing-Pfade in verschiedenen Entwurfsphasen zu analysieren / verifizieren. Andere Methoden der Timing-Analyse wie die Simulation können den Teil des Designs verifizieren, für den wir Stimuli bereitstellen. Das Überprüfen all dieser Zeitpfade mit Milliarden von Toren ist zu langsam und wir können das Timing nicht vollständig überprüfen. Abbildung 3. zeigt den grundlegenden STA-Fluss mit allen erforderlichen Eingängen sowie Ausgängen, die dem PNR-Tool zur Lösung von Zeitverletzungen und DRVs zugeführt werden. STA-Tools wie Prime Time von Synopsys benötigen Netlist-, SDC-, SPEF-, SDF- und Library-Dateien auf Gate-Ebene als Eingabe. Es werden Timing-Berichte und eine ECO-tcl-Datei ausgegeben, die dem PNR-Tool zugeführt wird, um sie im Design mit gelösten Timing-Verstößen und DRVs zu implementieren.
ÖKOFLUSS
Um den Verstoß nach der physischen Implementierung des Entwurfs zu beheben, wird der Änderungsauftrag verwendet. Der Öko-Fluss wird verwendet, um Ihr Timing, Ihre DRVs, Ihre Leistung, Ihren Bereich und andere Einschränkungen in jeder Phase wie Post-Platzierung, Post-CTs und Post-Routing zu verbessern. Es gibt zwei Arten von Öko, alle Schicht-Öko- und Gefrier-Silizium-Öko. Die Maskenerzeugung erfolgt im Allgemeinen nach allen Schicht-ECOs. Um signifikante Kosten nach der Tapeout-Phase zu reduzieren, wird die Metall / Basis (Silizium) -Eco bei der Maskenerzeugung durchgeführt. Der Algorithmus oder die Techniken zur Lösung des Verstoßes mithilfe des von uns verwendeten ECO-Flusses sind in Abbildung 4 dargestellt. Als Eingabe geben wir die zu fixierenden Pfadgruppen und die Anzahl der Iterationen an. Nach der Analyse des Zeitpfads prüfen wir, ob der Durchhang <0 ist. Für jeden verletzenden Pfad müssen wir die Zellenverzögerung überprüfen. Im Fluss bleiben wir, um zuerst DRVs und dann das Timing zu lösen.
Grundsätzlich gibt es vier Methoden, mit denen das Timing gelöst werden kann, z. B. Zellengröße, VT-Austausch, Puffereinfügung und Verwendung des Inverter-Pufferpaars im Taktnetzwerk. Bei der Zellgrößenmethode können wir die aktuelle Antriebsstärke einer Zelle mit verletzendem Pfad ableiten und prüfen, ob eine Zelle mit höherer Antriebsstärke oder eine alternative lib-Zelle verfügbar ist, um die Zelle zu ersetzen und das Timing zu verbessern. Wenn in der Bibliothek keine solche alternative Zelle oder Zelle mit höherer Laufwerksstärke verfügbar ist, können wir uns für die zweite Methode entscheiden, nämlich den VT-Austausch. Beim VT-Austausch tauschen wir die kombinatorischen Zellen aus und tauschen ihre VT gegen ULVT aus, was ebenfalls zu einer Verbesserung des Timings führt. Die dritte Methode ist das Einfügen von Puffern, um das lange Netz zu brechen, was sich auf die Kapazität des Netzes und damit auf die Zellenverzögerung auswirkt. Nachdem alle Öko-Korrekturen abgeschlossen sind, können wir die endgültigen Öko-Daten im PNR-Tool ausführen. Der gleiche ECO-Ablauf wurde in unser Design implementiert. Die Ergebnisse und Auswirkungen werden im Abschnitt Timing- und PDF-Herausforderungen erläutert.
Andere Herausforderungen:
(A) Reduzierter Test mit niedriger Pinanzahl
Aufgrund der Verringerung der Chipgröße auf 28 nm, 16 nm, 7 nm und darüber hinaus nimmt sogar die Anzahl der E / A-Pins auf dem Prozessor zu, wenn mehrere Arten von Testmustern (mehr zu testende Logikgatter) in mehreren Testzyklen angewendet werden hohe Testqualität erreichen. Um die Verwendung der Anzahl der Pin-Zählungen und die Reduzierung des Gesamttestzeitpunkts effizienter zu begrenzen, wenden sich die DFT-Ingenieure neuen Testbarkeitstechniken zu, um eine wachsende Anzahl von Pin-Zählungen anzuwenden und Muster auf effiziente Weise zu scannen wie reduzierte Pin-Count-Tests (RPCT) und erreichen auch maximale Fehlerabdeckung.
Das Testen mit reduzierter niedriger Pin-Anzahl ist eine effektive Lösung, die die Anwendung von Testmustern mit hoher Geschwindigkeit unter Verwendung kostengünstiger Tester ermöglicht, die sehr pin-begrenzt sind, um Fehlerabdeckung und Implementierungstestzeit bei minimalen Auswirkungen auf das Design zu erreichen.
(B) Verpackungskomplexität
Die ursprüngliche Aufgabe der Verpackung bestand lediglich darin, die Chips im Inneren zu schützen. Die Verpackung wird jedoch genauso kompliziert wie die Entwicklung eines komplexen SoC (ASIC).
Bei der Herstellung von Halbleitern ist die Chipverpackung eines der kritischsten Elemente, das von Innovation und Komplexität überflutet wurde, insbesondere wenn die Transistorgröße abnimmt. Während des Verpackens unterliegen Knoten der unteren Technologie zwei Bedingungen: i) Auslaufen der versiegelten Verpackung. ii) Logische Signale verschlechtern sich bei Kontakt. Diese Knoten durchlaufen von Anfang bis Ende kritische Verpackungsaktivitäten, darunter: Verpackung auf Waferebene (Ätzlithographie und Isolierung), Stoßen, Auffächern, Chipstapeln und andere Techniken, die zu den Chips mit kleinem Formfaktor für hohe Geschwindigkeit beigetragen haben Funktionalität, die der Kunde in der mobilen Elektronik und anderen Technologien erwartet.
Zusammenfassung
Mit der Zeit haben sich bei geringerer Technologie die Metalldicke, der Abstand und die Zellenhöhe verringert, was zu einer neuen Komplexität bei der Energieplanung geführt hat. Aus diesem Grund wurden neue IR / EM-, Timing-, PDV-, reduzierte Tests mit geringer Pinanzahl und Komplexität der Verpackung eingeführt. Nachdem wir diese Herausforderungen durchlaufen haben, wurden PNR, Timing-Flow, Pin-Anzahl und Verpackung angepasst, um die Herausforderungen bei der Abnahme der Technologie zu verringern. Bisher haben wir alle Herausforderungen und ihre Lösungen für den Entwurfsabschluss erörtert, um ihn termingerecht zu nutzen. Dies ist der wichtigste Meilenstein für die Entwicklung eines ASIC. Wenn Sie Unterstützung beim ASIC-Design mit geringem Stromverbrauch suchen, Wir sind hier um zu helfen!
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