Las megatendencias más disruptivas que afectan a la industria de las redes ASIC en la actualidad incluyen Internet de las cosas (IoT), la nube y las redes 4G / 5G. Todos los expertos de la industria coinciden en que de 2020 a 2025, decenas de miles de millones de dispositivos conectados recopilarán datos y los enviarán a través de la red definida por software (SDN) al sistema de red basado en ASIC.
Hoy en día, estamos en una era de conectividad de cualquier dispositivo y en cualquier momento, incluidas aplicaciones para hogares, sistemas industriales, cámaras de seguridad, monitoreo de bebés, atención médica, dispositivos portátiles, automóviles y mucho más. La industria de los semiconductores y los actores de la industria de las redes se encuentran inmersos en esta transformación, actuando como "patrocinadores" de la era de innovación de IoT de próxima generación.
Según uno de los directores ejecutivos de uno de los proveedores de soluciones de redes más grandes del mundo, "la nube es la tendencia más importante que afecta a la industria de las redes". El trabajo de las empresas de redes es ayudar a los operadores de telecomunicaciones a transformar y hacer crecer su nube, además de ayudar a las empresas a conectar sus propios centros de datos a la nube.
Una vez más, las empresas de soluciones de semiconductores se dedican al diseño y fabricación de circuitos integrados, procesadores integrados, chips de película delgada de bajo costo y otras herramientas de red, que ayudan a aprovechar el potencial comercial de la nube para respaldar las soluciones de red. Los clientes exigen soluciones de red de alta gama, que resistirán los fenomenales requisitos de infraestructura en la nube en 2020 y más allá.
Debe tenerse en cuenta que, aunque la industria de redes de semiconductores presenta nuevos desafíos para mejorar la potencia, el rendimiento y el área. El hito clave en desarrollar ASIC lo está grabando a tiempo. En el diseño de chips, la partición, el uso de geometría, el enrutamiento / distribución de recursos y la ejecución de bloques tienen su propio conjunto de desafíos y existe una gran confiabilidad en cada cierre de verificación física de calidad de bloque. Las técnicas / flujo existentes no serán lo suficientemente buenos para cumplir con estos controles adicionales. Los cheques de PDV, como DRC, se han incrementado debido a la introducción de patrones en su mayoría dobles.
Además, la planificación de la energía se ha vuelto más crítica debido a los requisitos de voltaje de funcionamiento, IR y EM más bajos. Debido a una mayor frecuencia de funcionamiento y una mayor utilización de la celda, aumentará la caída dinámica de IR. El flujo / técnicas existentes que se han utilizado para firmar el diseño, si todo o parte de él será aplicable en el nodo de tecnología inferior. Los ingenieros deben confirmar qué tipo de controles son necesarios. Echemos un vistazo a algunos desafíos y técnicas de cierre de tiempo, cierre de pdv, pruebas y empaque, que se pueden utilizar para aprobar el diseño de una manera eficiente.
Desafíos:
(A) Planificación de energía
La planificación energética es la etapa más crítica e importante de cualquier diseño. Una buena planificación de la energía evita problemas de IR y EM. En el nodo de tecnología inferior, a medida que el diseño se vuelve más denso, se ha vuelto más crucial a medida que aumenta el apilamiento de la capa de metal. Además, el espesor de la capa inferior se ha vuelto menor. En geometría más baja, la tensión de funcionamiento también ha bajado. Por tanto, la planificación energética debe ser sólida para una mejor IR y EM. En el nodo de tecnología más baja, el número de apilamientos de capas intermedias será mayor. Esta pila de vías alta puede crear problemas en el enrutamiento de señales. Entonces, en lugar de una sola pila vía, podemos dividirla con capas de energía intermedias. Esto nos permitirá utilizar los recursos de enrutamiento de manera eficiente y distribuir la energía de manera efectiva. Hoy en día, casi todos los dispositivos utilizan técnicas de suministro de energía conmutada y de conmutación de energía (SPS) para la administración de energía. En la técnica SPS, la distribución de las celdas de potencia es uniforme cubriendo el área de todos los std. lógica celular. Para crear dominios de energía, existe la posibilidad de una partición adicional de la red eléctrica conmutada, que depende de la geometría de la puerta de potencia.
En nuestro diseño, hemos utilizado refuerzo PG junto con las técnicas descritas al principio de esta sección. Como sabemos, las capas inferiores son más resistentes, por lo que el refuerzo en esas capas ayudará mucho en IR. Podemos ganar hasta 3-5 mV en solo refuerzo VIA1 / VIA2 / VIA3 que depende de cuántas vías se agreguen.
(B) IR / EM
Hay dos tipos de caída de infrarrojos que se tienen en cuenta. La caída de voltaje promedio se puede considerar como una caída de IR estática para el diseño. Mientras que la conmutación de las células conduce a una caída dinámica de IR. En el nodo de tecnología superior, debido a la presencia suficiente de capacitancia de desacoplamiento, la caída de IR estática fue útil en el análisis de firma. Mientras que la caída dinámica de IR se produce cuando se cambian grandes cantidades de lógica a la vez, lo que se convierte en una solicitud de corriente máxima.
Además del método convencional de resolución de IR, hemos utilizado la ubicación con reconocimiento de IR en nuestro diseño como solución. Los búferes / inversores colocados en el canal son una fuente importante de caída de IR, especialmente los diseños dominados por alimentación. El único desafío es que el bloque debe tener suficiente área de canal para extender las células.
(C) Tiempo y PDV
El tiempo es una verificación muy crítica e importante para la aprobación. Incluye violación de transición, configuración, retención, ancho de pulso mínimo, verificaciones de compuertas de reloj, etc. En geometría más baja, día a día el diseño se vuelve más complejo, por lo que el cierre de tiempo se ha vuelto difícil. También nos hemos enfrentado a algunos problemas de sincronización en nuestro diseño. Para ser más específicos, en la infracción de tiempo hemos configurado un diseño crítico y también la trans máxima, max_cap, min_pulse_width como los DRV se violan como se muestra en la Tabla 1. El número de rutas de infracción para la configuración fue 350 y el WNS es -356 ps en PT herramienta antes de resolver infracciones. La bodega no se ve muy afectada, solo se violan 20 caminos. Debido a las limitaciones de la herramienta, para solucionar estas violaciones hemos pasado por el algoritmo que discutiremos en la sección de flujo ECO. Nos hemos centrado principalmente en el tamaño de las celdas y el intercambio de Vt, ya que la inserción de búfer aumentará el área y afectará el enrutamiento del diseño. La herramienta no puede resolver la infracción en la ruta del reloj, ya que está configurada para que no se toque, hemos utilizado un búfer de par de inversores en la ruta para mejorar el tiempo de configuración. Todavía hay una ruta, mem to reg path, que es muy importante para resolver con una herramienta o manualmente. También se cumple la infracción de Max_trans y Max_cap. Después de arreglar la herramienta ECO PT cuando se realiza la ejecución de ruta ecológica en la herramienta ICC, la configuración se ha cumplido con 30ps y puede cerrar con éxito el diseño después de resolver la ruta In to Reg y Reg to Out utilizando las mismas estrategias.
parámetros | Antes del costo | Después del costo |
---|---|---|
max_transición | 5.140 (V) | 0.00 (MET) |
max_fanout | 0.00 (MET) | 0.00 (MET) |
max_cap | 1.275 (V) | 0.00 (MET) |
min_pulse_width | 141.677 (V) | 141.677 (V) |
min_período | 0.287 (MET) | 0.00 (MET) |
Parámetros REG2REG Path | Antes (ns) | Después (ns) |
---|---|---|
Configuración WNS | -0.356 | -0.010 |
NVP | 350 | 1 |
Retención WNS | -0.0027 | 0.00 |
NVP | 20 | 0 |
Tabla 1 Resultados de tiempos
Para el nodo de tecnología inferior, se han incrementado los controles de PDV. Hay celdas físicas adicionales que deben usarse para cumplir con el requisito de controles físicos. Debido al patrón doble, se han aumentado las comprobaciones de DRC relacionadas con el patrón doble como ciclo impar. Además, el análisis de rendimiento debe realizarse para nodos de tecnología inferior.
Soluciones a los desafíos anteriores:
Flujo de STA
El análisis de tiempo estático es una forma muy importante y más rápida de analizar / verificar todas las rutas de tiempo en las diferentes etapas del diseño. Otros métodos de análisis de tiempos, como la simulación, pueden verificar la parte del diseño para la que proporcionamos estímulo. Verificar todas esas rutas de sincronización con miles de millones de puertas es demasiado lento y no podemos verificar la sincronización por completo. La Figura 3. muestra el flujo de STA básico con todas las entradas y salidas necesarias que se enviarán a la herramienta PNR para resolver las infracciones de tiempo y los DRV. La herramienta STA como Prime Time de Synopsys necesita archivos de netlist de nivel de puerta, SDC, SPEF, SDF, biblioteca como entrada. La salida serán los informes de sincronización y el archivo ECO tcl, que se alimenta a la herramienta PNR para implementar en el diseño con violaciones de sincronización resueltas y DRV.
FLUJO ECO
Para cumplir con la infracción después de implementar físicamente el diseño, se utiliza la orden de cambio de ingeniería. El flujo ecológico se utiliza para mejorar su sincronización, DRV, potencia, área y otras limitaciones en cualquier etapa, como la colocación de postes, pos cts, enrutamiento de postes. Hay dos tipos de eco, all layer eco y freeze silicon eco. La generación de máscaras se realiza generalmente después de toda la capa ECO. Con el fin de reducir un costo significativo después de la fase de tapeout, el eco de metal / base (silicio) se realiza en la generación de máscara. El algoritmo o las técnicas para resolver la infracción utilizando el flujo ECO que hemos utilizado se muestra en la figura 4. Como entrada, proporcionamos los grupos de rutas a corregir y el número de iteraciones. Después de analizar la ruta de tiempo, verificaremos la holgura <0. Para cada ruta de infracción, tenemos que verificar el retraso de la celda. En el flujo nos ceñimos a resolver DRV primero y luego cronometrar.
Básicamente, hay cuatro métodos que se pueden usar para resolver la sincronización, como el tamaño de la celda, el intercambio de VT, la inserción del búfer y el uso del par de búfer del inversor en la red de reloj. En el método de dimensionamiento de la celda, podemos derivar la fuerza de conducción actual de la celda de ruta de violación y verificar la disponibilidad de una celda de fuerza de conducción más alta o una celda de lib alternativa para reemplazar la celda con el fin de mejorar el tiempo. Si no hay una celda de potencia de disco alternativa o superior disponible en la biblioteca, podemos optar por un segundo método que es el intercambio de VT. En el intercambio de VT, hacemos grep de las celdas combinacionales y cambiamos su VT a ULVT, lo que también se traduce en una mejora de la sincronización. El tercer método es la inserción de búfer, para romper la red larga, lo que afecta la capacitancia de la red y, por lo tanto, el retraso de la celda. Después de que se haya realizado toda la corrección ecológica, podemos tener los datos ecológicos finales para ejecutar en la herramienta PNR. El mismo flujo ECO se ha implementado en nuestro diseño, los resultados y los efectos se discuten en la sección de tiempos y desafíos de pdv.
Otros desafíos
(A) Prueba de recuento reducido de pines reducido
Debido a la reducción del tamaño del chip a 28 nm, 16 nm, 7 nm y más, incluso el número de pines de E / S en el procesador aumenta cuando se aplican múltiples tipos de patrones de prueba (más puertas lógicas para probar) en múltiples ciclos de prueba para lograr una alta calidad de prueba. Para limitar el uso del número de recuentos de pines y la reducción en el tiempo de prueba general de una manera más eficiente, los ingenieros de DFT están recurriendo a nuevas técnicas de prueba para aplicar en un número creciente de recuentos de pines y patrones de escaneo de una manera eficiente, como prueba de recuento de pines reducido (RPCT) y también lograr la máxima cobertura de fallas.
La prueba de recuento reducido de pines es una solución eficaz que permite la aplicación de patrones de prueba a alta velocidad utilizando probadores de bajo costo que están muy limitados a fin de lograr la cobertura de fallas y el tiempo de prueba de implementación con un impacto mínimo en el diseño.
(B) Complejidad del empaque
El papel original del empaque era simplemente proteger los chips en el interior, pero el empaque se está volviendo tan complicado como desarrollar un SoC complejo (ASIC).
En el proceso de fabricación de semiconductores, el empaquetado de chips es uno de los elementos más críticos, que se ha inundado de innovación y complejidad y particularmente a medida que disminuye el tamaño del transistor. Durante el envasado, los nodos de tecnología inferior sufren dos condiciones: i) Fugas de envases sellados. ii) Las señales lógicas se degradan cuando entran en contacto. Estos nodos se someten a actividades de empaquetado críticas de principio a fin, que incluyen: empaque a nivel de oblea (grabado litográfico y aislamiento), golpes, abanico, apilado de chips y otras técnicas que han contribuido a los chips de factor de forma pequeño para alta velocidad. funcionalidad que el cliente esperaba en electrónica móvil y otras tecnologías.
Conclusión
Con el tiempo, en la tecnología más baja, el grosor del metal, el paso y la altura de la celda se han reducido, lo que ha introducido una nueva complejidad en la planificación de energía. También debido a eso, ha introducido nuevos desafíos de complejidad de empaquetado y pruebas de IR / EM, temporización, PDV y reducción de recuento de pines. Después de superar estos desafíos, el PNR, el flujo de tiempo, el número de pines y el empaque se han personalizado, lo que nos ayuda a mitigar los desafíos de aprobación de tecnología más baja. Hasta ahora hemos discutido todos los desafíos y sus soluciones para el cierre del diseño para aprovecharlo según lo programado, que es el hito clave a lograr para el desarrollo de cualquier ASIC. Si está buscando asistencia para el diseño de ASIC de baja potencia, Estamos aquí para ayudar!
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