Hiljutine tehnoloogiakasutuse kasv ja konkurents ülemaailmse turu omandamiseks on sundinud tööstust liikuma madalamatesse tehnoloogilistesse sõlmedesse, kus transistoride arv on suurem, tekitades seega uusi väljakutseid ASIC-tootmise testimisel. Selle vastu võitlemiseks ja SoC-seadme kõrgema testitavuse saavutamiseks on disaini sisestatud erinevad DFT-struktuurid, näiteks mälu BIST, skaneerimine, piiride skaneerimine, kui nimetada vaid mõnda, mille tulemuseks on ASIC-i disainitegurite suurenemine, nagu energiatarve testrežiimi ajal, kiibi ja testri aja kogu ala koos katvusega päevast päeva. Selle artikli eesmärk on tuua esile erinevad metoodikad vähendada energiatarbimist ASIC-i ajal tootmise testimine. See eristab erinevaid arhitektuure ja metoodikaid, et optimeerida energiatarbimist disaini testimisrežiimis koos rakendamisega. Tööstuses on erinevate EDA tööriistade abil energiatarbimise vähendamiseks mitmeid tehnikaid. Selles artiklis selgitatakse mõningaid energiateadlikke tehnikaid, käsitletakse ja võrreldakse mõnda tarkvara- ja riistvarapõhist rakendusmeetodit ühe juhtumiuuringuna võetud Synopsys EDA tööriistaga.
I. SISSEJUHATUS
Liikudes madalamate tehnoloogiliste sõlmede poole (165nm-> 130nm-> 90nm-> 65nm-> 28nm-> 20nm-> 16nm-> 10nm-> 7nm-> 5nm), suureneb transistor pindalaühiku kohta, mille tulemuseks on voolutarbimise suurenemine pinnaühiku kohta, põhjustades dünaamilisemaid ümberlülitusi ja lekkeid. See on sundinud disainimeeskondi kasutama mitmeid võimsusega seotud strateegiaid, nagu on näidatud joonisel.
Kuna stantsi tihedus suureneb, on võimsuse hajumine skaneerimisel põhinevate testide ajal suurem kui funktsionaalse režiimi korral, kuna tõhusad katsemustrid põhjustavad väga suure protsendi loogikast teatud ajahetkel ümberlülitamist [3], mille tulemuseks on suurem stress katserežiimi ajal. See loob testeril kiibi rikke võimaluse, kuna mõned kiibid sulavad, kui erinevaid plokke eri aegadel välja ei lülitata, mille tulemuseks on testeri tööaeg.
Lisaks hakkab suurenema vooluleke, mille tulemuseks on soojuse hajumine, kuna transistorid on üksteise suhtes füüsiliselt tihedad, jäävad soojused ribide vahele. Need mõjud võivad põhjustada ka laastude lagunemist erinevate termiliste mõjude tagajärjel. See võib põhjustada ka seadme töökindluse kadu, kuna juhid puutuvad kokku intensiivse erosiooniga. Sellise negatiivse teguri mõistmine ja sobiva abinõu leidmine on võrdselt oluline.
II. ERINEVAD METOODIKAT TESTIVÕIMSUSE OPTIMISEERIMISEKS
Tööstusharudes on välja pakutud, testitud ja teatud määral rakendatud palju tehnikaid, et vähendada võimsuskadu vahetuse üleminekul katserežiimis. Selle rakendamine reaalajas projektides on suurem väljakutse, kuna isegi esialgseid projekteerimisnõudeid ning ala üldkulusid ja testimisaega võetakse arvesse. Laias laastus võib need meetodid liigitada riistvarapõhiseks ja ATPG-põhiseks (tarkvarapõhiseks).
Riistvarapõhine sihib võimsuse vähendamise tehnikat, mida saab kasutada skannimise ajal ja tarkvarapõhine mustri genereerimisel. Olemasolevad SCAN-i/riistvarapõhised lahendused nõuavad kas skannimisahela arhitektuuri jaotamist ja ühe partitsiooni testimist või lisariistvara kujundusse lisamist. Sektsioonipõhine arhitektuur saavutatakse üksuse skaneerimise segmentide jagamisega mitmeks segmendiks. Nii et korraga saab lubada ainult teatud arvu skannimise segmente.
Parem poolitamise viis saavutatakse pikkusepõhise jagamise kaudu, et hoida skannimise nihke tsüklid kõigis skannimissegmentides ühesugusena. Väliste juhtväravate kasutamisega saab vältida tarbetut skaneerimisahela üleminekut, levides ahelatesse. Seetõttu võib täheldada jõudluse halvenemist, kuna see mõjutab kriitilisi tee viivitusi [7]. Seega viivad need tehnikad kokkuvõttes kompromissile ühes kolmest peamisest disainihüvest (pindala, võimsus ja testimisaeg), vähendades võimsust, kas ala suuruse või testimisaja pikenemiseni. Disainerid peavad otsustama, milliseid aspekte ohustada ja eelistada.
Allpool on loetletud mõned tehnikad, mille puhul saavutatakse võimsuse optimeerimine, kuid tehes kompromisse kas pindala või aja järgi.
A. SCAN/Riistvarapõhine
Shift Power Groups tehnika: Üks tööstusharudes laialdaselt kasutatav meetod on Shift Power Groups tehnika kasutamine. Seda tehnikat kasutatakse energiatarbimise vähendamiseks skannimise sisestamise metoodika ajal. See saavutatakse AND-värava sisestamisega dekompressori väljunditesse enne iga tihendatud skannimisahelat. Ketid on ühendatud rühmadesse, mida juhitakse käiguvahetuse võimsuse juhtimise (SPC) [4] ahelaga, nagu on näidatud alloleval joonisel.
SPC kontrollrühmad on spetsiaalsed juhtsignaali rühmad, mis on aktiivsed ainult aktiivse testrežiimi kestuse nihkeperioodil. Need juhtelemendid võimaldavad tihendamisel põhinevat skannimistesti, mis luuakse skannimise sisestamise ajal. Kuigi neid rakendatakse pärast dekompressoriplokki ja enne skannimisahelat, ei moodusta see osa skannimisahelast ega tihendusloogikast. Selle asemel on see väline (tihendamata) ahel väljaspool koodeki loogikat.
SPC sisaldab registriahelat, mis sisaldab järgmiste mustrite rühmamaski väärtusi. Seega, ennustades praeguse ja järgmise mustri varjusulgurid, säilitavad maski väärtustes olevad bitid järgmise mustri skannimiseks. Maskeeritud rühmad laadivad oma ahelatesse konstantsed väärtused, mis vähendab üldist ümberlülitusaktiivsust. Jällegi ei saa SPC-kett olla tihendusahela osa, kuna selle kokkusurumine tooks endaga kaasa värava, takistades sellega usaldusväärse mustri laadimist.
Funktsionaalse väljundi väravastamise tehnika: isegi DFT-skannimistesti skaneerimise nihke faasis käivitavad laaditud mustrid funktsionaalse tee ja põhjustavad iga nihke korral ümberlülitumist, põhjustades seega funktsionaalse loogika alati aktiivses olekus isegi siis, kui see pole hõivamisrežiimis [1] . See võib põhjustada tohutu dünaamilise võimsuskadu ja põhjustada tarbetut energiatarbimist.
Nagu eespool sissejuhatuses kirjeldatud, võib energiatarbimise suurenemine mõjutada kiibi kvaliteeti tootlikkuse osas. See võib kahjustada kogu kiipi. Funktsionaalse väljundi värava summutamise tehnikat kasutades võivad erinevad EDA tööriistad aidata kujundusstruktuuri muuta või kujundaja saab neid ise muuta nii, et see suudab kontrollida lülitustegevust skannimise sisestamisel. Üks tavaline viis seda teha on AND-värava või VÕI-värava loogika rakendamine, olenevalt sellest, milline konstantne väärtus vähendab kõige enam lülitumist muudest piiramata signaalidest, mis sisenevad ventilaatori loogikakoonusesse.
Nagu on näidatud alloleval pildil, sisestatakse AND-värav Scan flop out (SOUT) ja Functional IN vahele. Seda saab juhtida juba olemasoleva signaali Scan Enable (SE) abil, nii et nihkerežiimis on funktsionaalne tee VÄLJAS ja võtterežiimis võimaldab värav vajaliku mustri voolu funktsionaalsesse loogikasse.
SE signaal toimib lülitamise juhtsignaalina, kuna nihutamisrežiimis on see kõrge ja võtterežiimi ajal madal, võimaldades automaatselt funktsionaalse värava loogika lülitustoiminguid.
See meetod kasutab ainult väikest lisapindala ja on üks parimaid meetodeid, mida kasutatakse kogu tööstuses. Kui öeldakse, et see ei tähenda, et sellel meetodil puuduvad puudused ja väljakutsed, tuleb selle eest hoolitseda ülemineku tõrkemudeli testimise ajal.
Peamine põhjus on see, et see lisab funktsionaalsele teele lisavärava viivitust, mistõttu tuleb ka selle värava jaoks sulgeda ajastus, arvestades, et see on funktsionaalsel teel. Teiseks on LOS-i üleminekumeetodil suur puudus, kuna mustri viimane nihe toimib käivitusimpulssina ja seda järgitakse funktsionaalse tee kaudu, kuid kui funktsionaalne väravastamine on passiivses olekus, siis ei laadita õigeid testbitte, see võib juhtuda, kuna viimane vahetus, st käivitusfaas Scan Enable on kõrge, mille tulemuseks on funktsionaalse värava käivitamine passiivses režiimis. Nii et selle lahendamiseks on jälle vaja täiendavat loogikat, mis lõpuks võtab veelgi rohkem ruumi.
Skaneerimisahela modifitseerimise tehnika: paralleelsuse saavutamiseks madalama tipp-testi võimsusega testimisel hõlmab skaneerimisahela modifitseerimise tehnika [9] seda, modifitseerides veidi skaneerimisahelat eelnevalt genereeritud testikomplekti analüüsi põhjal. Siin saab katsevõimsust vähendada, kui sisestada skaneerimise FF-ide vahele loogilised väravad. Kuna need loogikaväravate sisestused on ainult skaneerimise teel, ei tekitata kriitilisele või funktsionaalsele teele värava viivitusi. Seega on tagatud, et normaalset tööd ei segata.
Loogiliste väravate sisestamine skaneerimisahelasse sõltub analüüsi tulemusest. Kuid see sisestamine peaks olema bijektiivne, selle eest tuleb hoolitseda, et need testikomplektid ei tekitaks testandmetest sõltuvusi. Sisestamine peaks toimuma nii, et selle tulemuseks ei oleks kontrollväärtust ja testvektorite kaardistamine peaks olema stiimulitest diskreetne. Selle meetodi näidet selgitatakse järgmiselt. Kahe skaneerimisraku vahel asuv inverter nõuab seda väravat läbivate tegelike katseandmete teisendamist; tuleb jälgida, et ei toimuks muutusi inverterit läbivate algsete ja eitatud andmebittide vahel. Üleminek ainult nende kahe biti vahel on eitatud ja seda eeldatakse sellisena ning see ei tohiks mõjutada ühtegi teist üleminekut. Sellisena võib arvata, et see modifikatsioon on üleminekut säilitav modifikatsioon, millel on ainult testandmete bitid, millel on kohalik mõju.
Analüüs tehakse testandmete dekomponeerimisega 3-bitisteks plokkideks ja üleminekute võimsuse hinnang arvutatakse kõigi nendest 8-bitistest moodustatud 3 kombinatsiooni kohta, seejärel teostatakse minimaalse üleminekuga modifikatsioon vastavale skaneerimisahela fragmendile.
See meetod tagab suurema katsevõimsuse vähenemise väikese pindalaga. Kuna selle maksimaalseks kasutamiseks tuleb kogu skaneerimisahela fragmenti analüüsida ja katsetada, et saavutada ideaalne skaneerimisahela modifikatsioon. Tänu sellele saab seda meetodit rakendada madalama skaneerimisahela fragmendiga disaini jaoks ja selle rakendamine suure skaneerimisahela elemendiga disaini jaoks pikendab DFT juurutusaega, mis ei pruugi enamikul juhtudel olla ideaalne.
Toitetundlike RTL-bittide külmutamine: võimsustundlike RTL-bittide külmutamine on meetod lülitusaktiivsuse vähendamiseks, jättes kõigi FF-ide väikesed segmendid RTL-i tasemel seisma. Isegi väiksema pindalaga saab ümberlülitusaktiivsust oluliselt vähendada. [8]. Disaini eelarve on külmutusbittide otsustamisel otseselt proportsionaalne. Võrreldes teiste meetoditega, mis külmutavad need FF-id värava tasemel, saab ajastuse sulgemist hõlpsamini täita. Värava tasemel tuleb STA ajastuse analüüsi eest hästi hoolt kanda, et kontrollida, kas külmutamise metoodika ei mõjuta FF-i ajastust. Ka RTL-i tasemel saame lubada sünteesitööriistal ajastust fikseerida ja selle tagumises otsas sulgeda.
B. ATPG/tarkvarapõhine tehnika:
Esmase sisendi külmutamise tehnika: üks energiateadlikest tehnikatest testvektori genereerimisel on esmase sisendiosa külmutamine, mis võib vähendada katserakenduse ajal väljamõeldud üleminekuid, et salvestada toimunud üleminekute koguhulk [6]. Väljundmahtuvus laetakse/tühjenetakse dünaamilise võimsusega iga värava puhul, mis on nagu allpool;
Kui koormusmahtuvust nimetatakse Cloadiks, on VDD toitepinge, Tcyc globaalne kellaperiood ja NG on paisu väljundi üleminekute koguarv (0 -> 1 või 1 -> 0). Vastavalt võrrandile; võimsuse peamine vähenemine on tingitud väheste muutujate vähenemisest ülaltoodud võimsuse hajumise (Pd) võrrandites. Kehtetu üleminek katserakenduse ajal on üleminek, mis toimub testitava ahela kombineeritud osas, nihutades testivastuse välja ja nihkudes järgmisesse testvektorisse. (Samuti ei mõjuta see testimise tõhusust, kuna puuduvad kasulikud andmed, mis mõjutaksid testi efektiivsust väljundis ja sisendis. Lisaks ei ole esmaste sisendite väärtus testivastuse välja nihutamisel oluline.
Nihke võimsuse eelarve tehnika: üks tarkvarapõhiseid ATPG tehnikaid on energiateadlik metoodika. Siin arvutatakse kõigi kellavärava struktureeritud fanout ja seda tulemust arvesse võttes luuakse testvektorid. Seda tehnikat [2] rakendatakse hästi kõigi tänapäevaste EDA tööriistade müüjate juures. Ühes sellises tööriistas (Synopsys) arvutatakse kella-värava struktuurid Kongo Demokraatliku Vabariigi etapis, mis aitab seejärel luua testmustreid, määrates hõivamise ja nihutamise võimsuse eelarve protsentides. See juhib ümberlülitustegevust disainis, võttes võimsuse ja eelarve vastavalt projekteerimiskriteeriumidele.
Katsete võimsuspiirangute ajastamine: üks lihtsamaid viise võimsuse vähendamise testimise meetodite rakendamiseks ja laialdaselt kasutatavaks tehnikaks on "testi ajastamise" meetod. Selle eeliseks piisab kahe eesmärgi täitmisest, st testivõimsuse vähendamisest ja ressursside haldamisest. Seda tehnikat [2] rakendati peamiselt ressursse arvesse võttes, kuna enamikul juhtudel ei saa kogu testi korraga rakendada, näiteks mitme L5 L2 taseme plokiga SoC, kuid ainult 3 8 tipptaseme skannimispordiga. ei pruugi olla võimalik ühe eksemplari kõikides plokkides testida. Seega annab katse ajastamine mõne ploki jaoks korraga ressursside haldamise eeliseid ning vähendab automaatselt SoC energiatarbimise pinget. testimise ajal.
Meetod "testide võimsuspiirangu-ajastamine" [D] kasutab seda testide ajastamist palju struktuursemal viisil, töötades välja algoritmi sarnaste testjuhtumite rühmitamiseks ja ajastamiseks, et testimise ajal võimsust vähendada. See meetod arhiveeritakse peamiselt kolme sammu järgi. Esiteks tuleb leida ajaliselt ühilduvate testide komplekt koos iga testiga seotud võimsuse hajumise teabega.
Seejärel ekstraheeritakse nende testide abil loend, mis sisaldab võimsusega ühilduvaid teste. Ja lõpuks kasutatakse testide optimaalse ajakava leidmiseks minimaalse kattetabeli lähenemisviisi. Kuna eelis on piisav, ei tähenda see, et see oleks vaba muudest negatiivsetest mõjudest. Üks peamisi disainiaspekte, millel on kahjulik mõju, on testimisaeg. Mida rohkem ajakava, seda rohkem aega kulub testimiseks.
III. RAKENDAMISE STATISTIKA
A. Riistvarapõhine statistika
See riistvarapõhine statistika hõlmab ühte skannimisahela muutmise tehnikat, nagu on kirjeldatud sissejuhatuses. See sisaldab üksikasjalikke analüüsiaruandeid kolme peamise teguri, näiteks pindala, võimsuse ja testi katvuse kohta, mis mõjutavad katsemetoodikat.
1) Piirkonna statistika
2) Energiatarbimise statistika
3) Testi katvuse statistika
B. Tarkvarapõhine statistika
Oleme läbi viinud juhtumiuuringu ühe EDA müüja ATPG-põhise energiateadliku tehnika kohta, et vähendada skannimise ajal ümberlülitusaktiivsust ja võrrelda selle tegelikku käitumist, sealhulgas erinevat statistikat, nagu on näidatud alloleval joonisel 9. See sisaldab kahte peamist tegurit, mida mõjutavad seda metoodikat kasutades. Kuna tegemist on tarkvarapõhise tehnikaga, ei mõjuta see füüsilist ala.
1) Energiatarbimise üldine statistika
2) Testi katvuse statistika
IV. KOKKUVÕTE
Analüüsist järeldame, et üks DFT ajal kõige enam mõjutatud parameetreid on energiatarbimise nihutamine madalama tehnoloogiaga sõlmedes. Nagu näeme allolevalt graafikult, põhjustavad erinevad tehnikad energiatarbimise vähenemist, kuid mõningate parameetrite puuduseks on testi katvuse väike vähenemine ja väike pindala. Samuti võime öelda, et skannimistestimise ajal tekkinud ajastuse või võimsuse probleemist põhjustatud rike ei pruugi funktsionaalse töörežiimi ajal kunagi ilmneda ja see tooks kaasa tarbetu saagikao. See on tööstuse jaoks suur probleem. See artikkel hõlmab nii riist- kui ka tarkvarapõhiseid tehnikaid koos üksikasjaliku statistikaga.
VIITED
[3] https://www.design-reuse.com/articles/32262/low-power-design-for-testability.html.
[4] Energiatarbimise vähendamine dftmax ultra konstruktsioonides.
[5] Richard M Chou, Kewal K Saluja ja Vishwani D Agrawal. Testide võimsuspiirangu ajastamine. Väljaandes VLSI Design, 1994, Seitsmenda rahvusvahelise konverentsi toimetised, lk 271–274. IEEE, 1994.
[6] V Dabholkar, S Chakravarty, I Pomeranz ja SM Reddy. Meetodid võimsuse hajumise vähendamiseks katserakenduse ajal täielikes skaneerimisahelates. IEEE tehingud CAD-il, 17(12):1325–1333, 1998.
[7] Stefan Gerstendörfer ja Hans-Joachim Wunderlich. Skaneerimisel põhineva bisti minimaalne energiatarve. Journal of Electronic Testing, 16(3):203–212, 2000.
[8] P Giribabu ja G Sunil. Dft-põhine lähenemine lülitustegevuse vähendamiseks skannimise nihke ajal.
[9] Ozgur Sinanoglu, Ismet Bayraktaroglu ja Alex Orailoglu. Katsetage võimsuse vähendamist skaneerimisahela üleminekute minimeerimise kaudu. VLSI Test Symposium, 2002. (VTS 2002). Toimetised 20. IEEE, lk 166–171. IEEE, 2002.
Saumil Modi, Janki Chauhan & Sanketh Aipanjiguly
Lugupidamisega: Design & Reuse.com
- 420
- konto
- tegevus
- aktiivne
- Täiendavad lisad
- ADEelis
- Alex
- algoritm
- analüüs
- taotlus
- rakendused
- arhitektuur
- PIIRKOND
- artikkel
- ASIC
- BEST
- CAD
- mis
- juhtumiuuring
- juhtudel
- Põhjus
- põhjustatud
- väljakutse
- kiip
- laastud
- sulgemine
- konkurents
- Konverents
- tarbimine
- loomine
- Praegune
- andmed
- päev
- viivitus
- viivitusi
- Disain
- Disainer
- detail
- sõidu
- efektiivsus
- ebaedu
- Joonis
- Lõpuks
- esimene
- Määrama
- voog
- vorm
- tasuta
- Külmutama
- täis
- Gates
- Globaalne
- Grupp
- riistvara
- siin
- Suur
- Esile tõstma
- Kuidas
- HTTPS
- tohutu
- IEEE
- pilt
- mõju
- Kaasa arvatud
- Suurendama
- tööstusharudes
- tööstus
- info
- rahvusvaheliselt
- IT
- pidamine
- suur
- algatama
- viima
- Tase
- Finantsvõimendus
- nimekiri
- Nimekirjad
- koormus
- kohalik
- peamine
- juhtimine
- Turg
- mask
- metall
- mudel
- liikuma
- sõlmed
- et
- Muu
- Paber
- Muster
- jõudlus
- sadamad
- võim
- esitada
- ennetada
- projektid
- kvaliteet
- vähendama
- Aruanded
- Nõuded
- ressurss
- vastus
- Tulemused
- jooks
- skaneerida
- komplekt
- kehtestamine
- vari
- Jaga
- suunata
- SUURUS
- väike
- So
- tarkvara
- Lahendused
- LAHENDAGE
- Ruum
- Stage
- riik
- statistika
- stress
- Uuring
- varustama
- Tehnoloogia
- test
- Testimine
- testid
- soojus
- aeg
- Tehingud
- Transformation
- Ultra
- väärtus
- müüjad
- saak