ابزار دقیق اعتبارسنجی پس از سیلیکون نوآوری در تأیید

ابزار دقیق اعتبارسنجی پس از سیلیکون ایده جدیدی نیست، اما در اینجا یک پیچ و تاب وجود دارد. استفاده از شبیه سازی (پیش از سیلیکون) برای انتخاب ساختارهای مشاهده اشکال زدایی برای ابزار درون سیلیکونی. پل کانینگهام (GM، Verification at Cadence)، رائول کامپوسانو (سیلیکون کاتالیزور، کارآفرین، CTO سابق Synopsys) و من مجموعه خود را در مورد ایده های تحقیقاتی ادامه می دهیم. مثل همیشه، بازخورد استقبال می شود.

نوآوری

انتخاب این ماه است زیرساخت شبیه سازی برای ارزیابی ادعاهای سخت افزاری برای اعتبار سنجی پس از سیلیکون. این مقاله در معاملات IEEE 2017 در VLSI ارائه شد. نویسندگان از دانشگاه مک مستر، همیلتون، ON، کانادا هستند

نویسندگان بین خطاهای منطقی و الکتریکی پس از سیلیکون تمایز قائل شده‌اند و در این مقاله توجه خود را به خطاهای الکتریکی که از طریق تلنگرهای بیتی در فلاپ‌ها قابل تشخیص هستند، اختصاص می‌دهند. رویکرد آنها تعیین مجموعه ای بهینه از ادعاها در تجزیه و تحلیل پیش سیلیکون است. سپس آنها را در سیلیکون برای پشتیبانی از اشکال زدایی پس از سیلیکون پیاده سازی می کنند. تجزیه و تحلیل پیش سیلیکون مشابه خطا در تجزیه و تحلیل ایمنی، تزریق عیوب بر روی فلاپ های مربوط به خطاهای الکتریکی است، همانطور که در مقاله اشاره می شود. آنها یک لیست کاندید از ادعاها را با استفاده از سنتز ادعا ایجاد می کنند. هسته اصلی نوآوری آنها ارائه روشی برای درجه بندی این ادعاها بر اساس میزان مؤثر بودن هر یک در تشخیص چندین خطا است.

تولید ورودی تصادفی است و خطاهای تزریق شده (در نظر گرفته شده به عنوان گذرا) را به ترتیب تجزیه و تحلیل می کند. آنها تعداد چرخه های مشخص شده توسط کاربر را برای تشخیص در هر خطا اجازه می دهند. در مرحله بعدی، آنها اثربخشی را با استفاده از دو تکنیک مختلف پوشش اندازه گیری می کنند. برای پوشش فلیپ فلاپ، اگر خطای تزریق شده را در هر فلاپی دریافت کند، یک ادعا را حساب می کنند. در پوشش بیت تلنگر، آن‌ها تعداد خطاهای شناسایی شده در فلاپ‌های جداگانه را به‌عنوان ادعا می‌کنند. این معیارها، همراه با تخمین‌های مساحت، از آن‌ها (به طور متناوب) برای انتخاب ادعاهای ترجیحی استفاده می‌کنند.

دیدگاه پل

این کاغذ به خوبی با ما جفت می شود وبلاگ اوت 2020 در مورد تشخیص سریع خطا (QED). QED تشخیص اشکال عملکردی پس از سیلیکون را تسریع می کند، جایی که این وبلاگ بر روی تشخیص اشکال الکتریکی پس از سیلیکون تمرکز دارد. این مقاله به آسانی خوانده می شود، اگرچه به اولین خواندن مرجع کمک می کند [23].

اشکالات الکتریکی به سختی قابل تشخیص هستند، و حتی در آن زمان نیز تکثیر و یافتن علت اصلی فیزیکی مشکل است. نویسندگان روشی را از طریق منطق تعبیه شده پیشنهاد می کنند تا تشخیص دهد که چنین اشکالاتی چه زمانی باعث می شود فلاپ به یک مقدار نادرست تبدیل شود (آنها عمیق تر از یافتن این تلنگرها نمی شوند).

قلب مقاله و مرجع همراه آن [23] یک روش چند مرحله ای برای ایجاد و ترکیب این منطق تشخیص است. با استفاده از ویژگی های استخراج طرح به عنوان ادعاهای زمانی شروع می شود ابزار معدن طلا. آنها ادعاها را بر اساس تخمینی از توانایی آنها در تشخیص تلنگرهای بیتی و تخمین مساحت / هزینه سیم کشی برای پیاده سازی در سیلیکون رتبه بندی می کنند. رتبه‌بندی بر اجرای بسیاری از شبیه‌سازی‌های پیش از سیلیکون با اظهارات نامزد، تزریق خطاهای تلنگر بیتی و شمارش تلنگرهای شناسایی شده توسط ادعاها متکی است. در مقاله اصلی آنها از شبیه سازی منطقی استفاده کردند، در اینجا آنها این شبیه سازی ها را با نگاشت طرح به یک برد Altera FPGA تسریع می کنند.

من دوست دارم که چگونه آنها چندین نوآوری را در یک روش منسجم برای تشخیص پس از چرخش بیت سیلیکونی گرد هم می آورند: استخراج ادعا، سنتز ادعا، و یک تابع رتبه بندی زیبا برای انتخاب ادعا. با این حال، بخش نتایج مقاله نشان می دهد که تشخیص تلنگرهای بیت در n٪ از فلیپ فلاپ ها تقریباً به افزایش n٪ در منطقه طراحی نیاز دارد. این برای کاربردهای تجاری چالش برانگیز به نظر می رسد، به خصوص که فقط به یافتن اشکالات الکتریکی کمک می کند. به طور بالقوه می توان با شبیه سازی مخروط منطقی که یک فلیپ فلاپ را هدایت می کند، به نتیجه مشابهی دست یافت، سپس خروجی این منطق شبیه سازی شده را با منطق اصلی مقایسه کرد. به نظر می‌رسد که این یک سربار منطقه مشابه با روش آنها ایجاد می‌کند، در شبیه‌سازی محدود کل طرح (یعنی 100٪ سربار سطح) برای شناسایی تلنگرها در 100٪ از فلاپ‌های طراحی.

دیدگاه رائول

مقاله دارای جزئیات کافی است. نویسندگان آزمایش هایی را برای 3 مدار متوالی ISCAS (تقریباً 12K گیت، 2000 FF) انجام دادند. آزمایش‌های آماده‌سازی 256 خطا را در هر فلیپ فلاپ و با استفاده از تمام ادعاهای تولید شده توسط GoldMine تزریق می‌کنند. با توجه به ظرفیت محدود FPGA، نویسندگان اجراها را به 45 "جلسه" برای یک مدار تقسیم کردند. نتایج نشان می دهد، حتی با 45 جلسه، شتاب در تجزیه و تحلیل بیش از 20-500 بار (فقط تا 8 تزریق خطا، زیرا شبیه سازی بسیار کند می شود، 105 ساعت). حداکثر پوشش فلیپ فلاپ قابل دستیابی 55٪، 89٪ و 99٪ برای 3 مدار است. تعداد ادعاهای استخراج شده، پوشش را کنترل می کند.

اجرای با ادعاهای انتخاب شده (مرتبط با 5-50٪ سربار سطح) و 1-256 تزریق منجر به پوشش بیتی 2.2٪ -34٪ می شود. بیشتر اوقات، ماینر ادعایی 228 ساعت دوید. چیزی که من را گیج کرد داده های آنها برای زمان اجرا در مقابل خطاهای تزریق شده است. افزایش در شبیه سازی منطقی (خطی) به نظر می رسد. اما در شبیه سازی به شدت از 0.045h به 5.4h برای افزایش 2 تا 8 تزریق خطا می پرد. در این مورد توضیح بیشتری می خواهم.

این یک مقاله روش شناسی است. من دوست دارم که تقریباً هر مرحله را می توان با یک ابزار تجاری جایگزین کرد. همراه با استفاده از یک برد بزرگ FPGA (به عنوان شبیه ساز) مقیاس های روش. البته تجاری سازی متدولوژی ها بسیار سخت است، اما یک کاربرد خوب برای فناوری موجود است!

نظر من

روش بررسی یک تکنیک تجزیه و تحلیل ایمنی برای اشکال زدایی پس از سیلیکون جالب است. یک ایده جدید، حتی اگر منجر به یک نتیجه تا حدودی غیر عملی برای کاربرد تجاری شود.

اشتراک گذاری این پست از طریق: منبع: https://semiwiki.com/artificial-intelligence/301350-instrumenting-post-silicon-validation/