Mise en page par rapport au flux schématique (LVS) et leur débogage dans la vérification physique ASIC

Qu'est-ce que LVS?

Dans la mise en œuvre physique ASIC, une fois la mise en page générée, elle doit suivre toutes les règles de conception pour une fabrication réussie et doit correspondre au schéma de la conception requise. Pour garantir cela lors de la vérification physique, un contrôle des règles de conception (DRC) est effectué pour vérifier si la mise en page suit les règles de fabrication sans défaut ou non. Ces contrôles DRC assurent un bon rendement de fabrication et évitent les défauts lors de la fabrication, mais ne garantissent pas l'exactitude de la disposition. Il faut s'assurer que la mise en œuvre physique de la conception est la même que les schémas de la conception. Pour cela, le circuit électrique de la liste de réseau de mise en page est comparé à la liste de réseau schématique, connue sous le nom de mise en page par rapport au schéma (LVS).

Ici, les outils IC Validator et IC Compiler-II (SYNOPSYS) sont utilisés pour les exécutions LVS et PnR.

Comme le montre la figure ci-dessus, LVS est une comparaison entre la mise en page, qui est représentée par GDS et le schéma généré par l'outil à l'aide de verilog netlist.

Les fichiers d'entrée pour LVS dans l'outil ICV sont répertoriés ci-dessous:

• GDS (fichier de flux de mise en page): Il est utilisé par l'outil LVS pour générer une netlist de mise en page par extraction, qui est utilisée pour la comparaison LVS.
• Netlist schématique: Il est utilisé comme netlist source pour la comparaison LVS.
• Fichier de jeu de règles: Le fichier de jeu de règles comprend les instructions requises et les fichiers pour guider l'outil pour exécuter LVS. Ce fichier de jeu de règles contient également une définition de couche, ce qui est utile pour l'extraction.
• Fichier d'équivalence: Il est utilisé par l'outil de comparaison ICV LVS et se compose de paires de cellules, qui sont constituées d'une de la netlist de mise en page et d'une autre de la netlist schématique.

Flux LVS

Le flux LVS consiste principalement en l'extraction et la comparaison de la netlist de mise en page et de la netlist schématique. Le flux LVS est représenté sur la figure 2. ICV a un utilitaire nettran pour la traduction de la netlist verilog d'entrée en netlist schématique ICV, ce qui est en outre utile à des fins de comparaison. Tous les périphériques et les connexions entre eux sont extraits de GDS lors de l'étape d'extraction de la mise en page. L'outil génère également un fichier de points d'équivalence après l'extraction pour la comparaison de la mise en page et du schéma. Ce fichier d'équivalence est utile pour la comparaison. Dans l'étape de comparaison, la netlist extraite est comparée à la netlist schématique et l'outil donne un résultat net, si les deux netlists correspondent complètement et sinon, l'outil génère des rapports d'erreurs. Lors de l'étape de comparaison, l'outil effectue la comparaison de la manière suivante: l'outil compare le nombre d'appareils en schéma et en mise en page, le nombre de réseaux en schématique et en mise en page, les types d'appareils en schématique et en mise en page, puis génère les rapports de résultats . Le rapport d'erreur contient une liste de périphériques incorrects, de réseaux incorrects, ce qui est utile pour déboguer le problème LVS.

Problèmes LVS courants et leur débogage

• Ouvert
• Shorts
• Composants manquants
• Connexion réseau globale manquante

Ouvert: Les formes des filets ayant le même texte de mise en page ne se croisent pas ou ne touchent pas les causes d'ouverture dans la conception. Les ouvertures dans la conception sont responsables des connexions flottantes dans la conception. Cette connexion flottante causera des défauts majeurs puces (ASIC / FPGA). Il est donc très important de trouver des ouvertures dans la conception. L'exécution de l'utilitaire de recherche ouverte de l'outil PnR avant d'exécuter LVS est utile au début de la phase de conception.

L'exemple ci-dessous montre la détection de l'ouverture dans la conception par l'outil LVS. Les rapports générés par l'outil décrivent l'ouverture dans la conception, comme illustré dans l'extrait suivant du rapport de l'outil.

Le résumé des erreurs affiche le résumé des erreurs détectées avec leurs décomptes. Pour ouvrir, l'extracteur extrait le réseau ouvert sous la forme de deux réseaux différents, de sorte que le nombre de réseaux dans la mise en page est supérieur au nombre de réseaux dans le schéma, comme indiqué dans le rapport. Le rapport montre le nombre de réseaux dans la mise en page avec le schéma correspondant. Le réseau schématique BUF_net_152645, qui est représenté par deux réseaux N_11965140 et N_11989743 en disposition (à cause de l'ouverture), comme mentionné dans le rapport.

Ce type de problème peut être résolu en connectant les formes de mise en page d'un réseau unique laissé ouvert.

Shorts: Si les calques de la mise en page comportant un texte de mise en page différent se chevauchent ou se croisent, la conception sera courte. La présence du court-circuit dans la conception entraînera une défaillance de la puce. Il est important de trouver des courts-circuits présents dans la conception en exécutant l'utilitaire de recherche de courts-circuits PnR ou en exécutant LVS. L'exemple suivant montre comment le court-métrage est signalé par l'outil après l'exécution du LVS.

Lorsque le court-circuit se produit dans la conception, l'extracteur extrait les réseaux court-circuités en un seul filet, de sorte qu'il n'y a qu'un seul réseau correspondant à deux réseaux dans le schéma, comme indiqué dans le rapport. N738 et BUF_net_189972 sont des réseaux court-circuités.

Short peut être résolu en réorientant correctement le réseau.

Short interne avec macros: Dans un conception physique, en raison de la complexité de la conception ou en raison de paramètres incorrects, il peut arriver que l'outil PnR achemine les réseaux d'une manière qui crée un court avec les géométries internes des macros. Cela peut également se produire si le blocage de routage est manquant dans LEF de la macro. Parfois, lors d'un routage personnalisé manuel, un raccourci est créé entre l'itinéraire personnalisé et le routage interne de la macro. Ce court n'est pas facilement signalé dans l'environnement de l'outil PnR. Lorsque nous fusionnons le GDS de la macro matérielle avec le bloc de niveau supérieur, le court est visible dans le GDS. Ce court peut être débogué à l'aide de l'utilitaire VUE d'ICV. Vous trouverez ci-dessous un extrait de code qui montre comment un réseau de signaux est incorrectement acheminé sur la macro matérielle. La couche est bloquée sur la macro, car les géométries internes de la macro dure sont présentes. Ce réseau provoquera un court-circuit avec les géométries internes de la macro.

Vous trouverez ci-dessous l'extrait du GDS fusionné, qui montre clairement le court-métrage.

Le rapport généré est similaire à celui indiqué pour le rapport court. L'extrait de cet exemple est le suivant.

PG court avec réseau de signal: Lorsqu'il y a un PG court dans la conception, il est très difficile de l'identifier. Le court-circuit PG peut être un court-circuit entre un réseau électrique et un réseau de mise à la terre ou un court-circuit entre un réseau d'alimentation / de masse et un réseau de signal. Lorsqu'un réseau PG court-circuite avec un réseau de signaux assez long et comme le réseau PG est connecté à autant d'appareils, il est très difficile de localiser un emplacement court. Pour déboguer ce problème, il existe un moyen dans ICV d'ajouter un texte sur le réseau de signaux qui court-circuite avec PG net.

Voici un exemple d'ajout d'un texte sur le réseau de signaux. Ce nom de réseau peut être facilement identifié à partir du rapport d'erreur LVS. Prenez n'importe quel emplacement où le réseau de signal de court-circuit existe (prenez n'importe quelle couche) et placez un texte de n'importe quel nom de balise dessus, à un emplacement défini par la valeur d'origine dans la commande ci-dessous.

create_shape -shape_type text -layer -origin <{llx lly}> -height 1 -orientation R0 -justification LB -text " "

Vous trouverez ci-dessous un exemple de débogage de PG court avec n'importe quel réseau de signaux en utilisant l'ajout de texte.

En raison d'un remplissage métallique incorrect et des changements de routage manuel, un court-circuit a été créé entre le réseau VSS et l'un des réseaux de signaux, comme illustré dans la figure ci-dessous.

Il était très difficile de déterminer l'emplacement court car le réseau de signalisation lui-même était très long. Sur le réseau de signaux, une couche de texte a été créée à l'aide de la commande ci-dessus et LVS a été réexécuté. Désormais, le court-circuit entre VSS et le texte était facilement visible dans le chercheur de court LVS, et l'instantané ci-dessus montre l'erreur mise en évidence à l'aide de la base de données VUE d'ICV.

Composants manquants

Si une partie du fichier spice ou du fichier GDS est manquante lors de la fusion de la base de données, une erreur de composants manquants s'affiche. Par exemple: si la cellule ABC est utilisée dans la conception, mais non définie dans la liste GDS ou la liste d'épices à utiliser pour le flux LVS, cela peut entraîner une erreur de composants manquants. Soit la liste doit être modifiée, soit la cellule ABC doit être exclue de la comparaison LVS (cela dépend de la fonctionnalité de la cellule, seules les cellules physiques peuvent être exclues de la comparaison).

Connexion réseau globale manquante

Si les broches PG des cellules ne sont connectées à aucun réseau d'alimentation / terre à l'aide des commandes connect_pg_net, cela provoque des incompatibilités de périphérique et des erreurs LVS pour la plupart de la conception. Par exemple, même si le nom de broche PG de cellule standard est VDD, l'outil ne le connecte pas au réseau VDD de conception. Nous devons utiliser la commande ci-dessous pour connecter ces broches.

connect_pg_net -net VDD [get_pins -hierarchical * / VDD]

Conclusion

LVS est une technique utile pour vérifier l'exactitude de l'implémentation physique de la netlist. ouvert, court-circuit, composants manquants et connexion réseau globale manquante sont des problèmes potentiels qui peuvent affecter la fonctionnalité de conception et peuvent ne pas être détectés au début de la mise en œuvre, donc LVS est utile pour signaler ces problèmes lors de la conception. Une fois que ces problèmes sont signalés par l'outil de vérification physique, ils peuvent être résolus par diverses techniques, comme indiqué dans cet article.

Chirag Rajput, Nilay Mehta & Chirag Maniya

Courtoisie de: Conception et réutilisation.com

Source : https://www.einfochips.com/blog/layout-versus-schematic-lvs-flow-and-their-debug-in-asic-physical-verification/