À mesure que les cellules de bits de mémoire de tout type deviennent plus petites, les taux d'erreurs sur les bits augmentent en raison des marges plus faibles et des variations de processus. Cela peut être traité en utilisant la correction d'erreurs pour tenir compte et corriger les erreurs de bits, mais comme des codes de correction d'erreurs (ECC) plus sophistiqués sont utilisés, cela nécessite plus de surface de silicium, ce qui augmente le coût.
Compte tenu de cette tendance, la question qui se pose est de savoir si le coût de la correction des erreurs à un moment donné dans le futur annulera les économies de coûts de la prochaine génération de cellules mémoire. En termes simples, la demande pour plus de capacité de mémoire continue d'augmenter, mais l'économie sous-jacente du secteur de la mémoire change, ce qui pourrait avoir un impact significatif sur les types de mémoires utilisées dans les conceptions, ainsi que sur les architectures globales des puces.
"La mise à l'échelle du coût par bit de la DRAM aplatit nœud sur nœud, mais la demande de mémoires abordables et hautes performances n'a jamais été aussi grande", a déclaré Scott Hoover, directeur principal du marketing stratégique des produits chez Sur l'innovation. "Les conducteurs séculaires, y compris l'IoT, la conduite autonome et la communication 5G augmentent de manière exponentielle le volume de données et la demande de calcul de pointe."
D'autres sont d'accord. "Il y aura toujours une volonté d'obtenir plus de bits sur chaque périphérique de mémoire", a déclaré Howard David, responsable marketing technique senior pour les interfaces mémoire chez Synopsys. "Et ainsi, les fournisseurs trouveront le moyen le plus rentable de corriger les erreurs qui se produisent en raison de la taille des cellules qui devient plus petite."
Historiquement, les contrôleurs ont assumé la responsabilité de la correction des erreurs. Cela change à mesure que la puce mémoire joue un rôle plus important. Comme des techniques autres que la réduction des cellules binaires sont utilisées pour augmenter la capacité, les contrôleurs doivent devenir encore plus complexes. Pour le moment, l'ECC reste une technique robuste. Mais si le maintien de la fiabilité n'est plus viable avec une technologie de mémoire particulière, il y aura probablement des technologies de mémoire alternatives qui prendront le relais.
Toutes les architectures informatiques supposent que tout ce qui est extrait de la mémoire est correct. Étant donné que les utilisateurs en aval des données de la mémoire ne peuvent pas gérer les erreurs, il appartient au sous-système de la mémoire de corriger ses propres erreurs afin que le reste du système puisse compter sur lui. À tout le moins, s'il y a une erreur non corrigible, le sous-système de mémoire peut en informer le consommateur de données.
Les erreurs de mémoire étaient moins courantes. Un grand contributeur a été la soi-disant «erreur douce» ou «perturbation à événement unique (SEU)» qui s'est produite en raison d'interactions avec alpha et d'autres particules cosmiques frappant la mémoire. Cette source d'erreur existe toujours, mais elle est externe — elle n'est pas intrinsèque à la mémoire.
De nos jours, le processus même de lecture et de transmission des données peut créer des erreurs. Il s'agit d'un phénomène plus récent, et il devient de plus en plus problématique à mesure que les nœuds de processus et les cellules de mémoire progressent.
Alors que les causes physiques spécifiques des erreurs peuvent varier selon les types de mémoire, le manque de fiabilité croissant des opérations de mémoire peut affecter à la fois les mémoires volatiles et non volatiles. Il a affecté chacun à des moments différents, et les solutions existantes varient donc selon le type. Mais, en théorie, aucune mémoire n'est à l'abri de générer éventuellement des erreurs.
Sources d'erreurs
D'une manière générale, les erreurs internes peuvent survenir de deux manières principales. Le premier est lors de la lecture de la cellule de bits. La seconde est lors de la communication de ce résultat au contrôleur de mémoire.
Le processus de lecture implique la détection de certains phénomènes physiques, tels qu'une charge de condensateur pour la DRAM, un certain nombre d'électrons pour le flash et diverses résistances pour le nouveau mémoires non volatiles (NVM). Mais chacun de ceux-ci, à son tour, nécessite de détecter des distinctions toujours plus fines entre un 1 et un 0. Si le bruit d'une source quelconque frappe au mauvais moment, une valeur lue peut être perturbée.
Ces types d'erreurs peuvent être temporaires. "Peut-être qu'il y a un morceau qui a une erreur transitoire telle que, si vous allez le relire, tout ira bien", a déclaré David. « Les contrôleurs de mémoire sophistiqués ont une capacité de nouvelle tentative. Si nous détectons une erreur, mais que nous ne pouvons pas la corriger, nous pouvons lui donner une seconde chance.
Il y a un hic avec DRAM, cependant. Parce qu'il a une lecture destructive, son contenu doit être restauré après la lecture. S'il contient, disons, un 1, mais qu'il le lit par erreur comme un 0, alors il "restaurera" la valeur comme un 0, et maintenant l'erreur est permanente.
STT-MRAM ont une composante stochastique inhérente à la physique, et donc ils ont déjà besoin de corriger les erreurs. Mais cela soulève également la question de savoir s'il existe une limite avec d'autres types de mémoire. Ainsi, lorsque les marges, le nombre d'électrons ou tout autre aspect d'une opération de lecture sont suffisamment petits, les effets quantiques, qui sont intrinsèquement stochastiques, peuvent devoir être pris en compte.
"Très bientôt, nous allons descendre dans les dizaines, voire les centaines d'électrons qui feront la différence", a déclaré David Still, directeur principal de la conception de la RAM chez Infineon. "Une fois que nous arrivons au point où nous obtenons un électron, nous avons terminé."
Doug Mitchell, vice-président, gamme de produits RAM chez Infineon, a noté qu'il est difficile de prédire quand cette limite d'effet quantique va se produire.
Alternatives au rétrécissement
Dans certains cas, la taille des cellules binaires s'est stabilisée. NAND 3D, par exemple, se concentre sur l'ajout de capacité non pas en réduisant la cellule binaire, mais en ajoutant des couches à la pile 3D.
De plus, les cellules existantes se déplacent pour contenir plusieurs bits de données. Mais cela se fait en prenant la plage qui servait autrefois à stocker un seul bit et en la divisant. À une époque où la marge diminue, cela réduit encore la marge, ce qui rend les erreurs plus probables.
"Le passage de TLC (cellules à trois niveaux) à QLC (cellules à quatre niveaux), ou de MLC (cellules à plusieurs niveaux) TLC nécessite une meilleure correction d'erreur, car le rapport signal sur bruit se dégrade à mesure que le nombre de bits par cellule augmente », a déclaré Jim Handy, analyste de la mémoire chez Objective Analysis.
Fig. 1 : Les cellules à plusieurs niveaux prennent une plage de détection donnée pour une valeur à un seul bit et la subdivisent davantage pour une valeur à deux bits. Chaque subdivision a besoin de marges de bruit, de sorte que ces marges sont réduites par rapport à celles disponibles avec des cellules à un seul bit. Source : Bryon Moyer/Ingénierie des semi-conducteurs
Différence de processus contribue également de plus en plus au besoin de protection contre les erreurs.
"La variation des processus doit être modélisée et vérifiée avec précision de 3 à 7 sigma", a déclaré Sathish Balasubramanian, responsable de la gestion des produits pour AMS chez Siemens EDA. "L'exécution d'une vérification Monte-Carlo par force brute pour 3-sigma et plus n'est pas réalisable, car nous devrons exécuter des millions/milliards de simulations. Les concepteurs devront adopter de nouvelles méthodologies pour vérifier la fiabilité des cellules binaires. »
Enfin, comme toute mémoire est agrandie, toutes choses étant égales par ailleurs, le risque global d'erreur augmentera simplement parce qu'il y a plus de bits qui pourraient être mal lus.
Erreurs de communication
Une fois lue, une valeur de mémoire doit être transmise au contrôleur de mémoire, qui est chargé de prendre toutes les demandes de lecture et d'écriture des consommateurs ou des générateurs de données et de s'assurer qu'elles se produisent de manière fiable.
Mais la bande passante de communication a augmenté, ce qui rend plus probable que les données puissent être corrompues en transit. C'est particulièrement vrai avec certains des protocoles à grande vitesse en discussion, qui incluent PAM-4 comme format de signalisation. Tout comme les cellules de mémoire multi-bits, PAM-4 prend l'oscillation de tension qui était utilisée pour un seul bit et la divise en quatre. Cela réduit la marge de signalisation, augmentant la probabilité qu'un bit soit corrompu sur le chemin du contrôleur.
"Nous voyons de nombreux défis de test avec la modulation de données PAM-4 proposée par JEDEC pour obtenir des interfaces à plus grande vitesse", a déclaré Anthony Lum, directeur du marché américain de la mémoire chez Avantage. "PAM-4 entraîne le besoin de comparateurs de tension à plusieurs niveaux et de précision à haute vitesse, ainsi que d'horloges à faible gigue pour les opérations d'écriture et de lecture."
Fig. 2 : La signalisation PAM-4 prend ce qui était auparavant deux symboles consécutifs à un seul bit et le remplace par un seul symbole à deux bits. Les diagrammes oculaires correspondants sont beaucoup plus petits, ce qui les rend plus difficiles à garder ouverts. Source : Bryon Moyer/Ingénierie des semi-conducteurs
Certains se réfèrent à l'image complète - lire une cellule binaire puis la transférer avec succès vers le contrôleur - en tant que fiabilité de bout en bout.
Détecter et corriger les erreurs
Le meilleur endroit pour détecter les erreurs est pendant le test de la puce. Les bits les plus faibles peuvent être éliminés à ce stade. Mais même cela devient de plus en plus difficile, étant donné le nombre de bits et les défis accrus des canaux de communication.
Cela laisse le système corriger les erreurs. Dans les années précédentes, la parité simple était utilisée. Mais la parité ne peut pas corriger les erreurs, et s'il y a un nombre pair d'erreurs, alors elle ne peut pas les détecter. L'ECC a pris le relais en tant qu'approche plus utile, malgré sa plus grande complexité.
ECC comprend un large éventail de méthodes mathématiques pour traiter les erreurs. Le type le plus courant utilise des codes de Hamming, qui peuvent corriger une erreur et détecter deux erreurs. Cette approche « correction d'erreur unique, détection d'erreur double » est souvent abrégée SECDED.
L'ECC a évolué au fur et à mesure que la technologie a mûri. "La première génération d'ECC au niveau SoC était SECDED", a déclaré David de Synopsys. « La deuxième génération peut corriger tout un appareil. La troisième génération ajoute l'ECC interne, et maintenant la quatrième génération de fiabilité limite les défauts [traitant d'une anomalie mathématique dans l'ancien ECC].
Alors que les mémoires grand public ont des approches ECC standardisées pour assurer l'interopérabilité, de nombreuses discussions sont en cours pour décider de la quantité d'ECC à fournir. « Voulez-vous effectuer une correction sur un seul bit ? » demanda Still. "Voulez-vous faire une correction double bit ? La correction d'erreurs sur deux bits atteint près de 25 % de surcharge. Et voulez-vous faire cela sur un mot de 128 bits ou sur un mot de 64 bits ?
Surtout, ECC protège à la fois les données et les bits de code d'erreur. "L'algorithme sera capable de corriger un seul bit flip ou de détecter si deux bits sont inversés dans l'un des bits écrits en mémoire", a déclaré Bret Murdock, directeur du marketing produit, interface mémoire IP chez Synopsys. "Il s'agit d'une fonctionnalité indispensable, car nous ne pouvons tout simplement pas prédire lequel des bits disponibles pour le stockage sera celui qui posera problème."
Répartir le travail de l'ECC
Un regard sur les options DRAM aide à illustrer comment la puce et le contrôleur peuvent interagir, avec quatre approches différentes.
L'approche la plus courante est l'ECC dit « à bande latérale ». Avec cette approche, chaque puce mémoire d'une DRAM est entièrement utilisée pour stocker des données. Des puces supplémentaires sont ajoutées au module DIMM pour stocker les codes d'erreur. Cela élargit le bus d'entrée afin que les données et le code puissent être écrits en même temps. Le contrôleur est responsable du calcul du code lors de l'écriture des données et de la vérification du code lors de la réception d'une valeur lue.
Bien que cela fonctionne pour certains types de DRAM, la DRAM LPDDR nécessite une solution différente car elle utilise un bus 16 bits. La première préoccupation est que cela crée un bus beaucoup plus grand si vous ajoutez de la mémoire à bande latérale. Deuxièmement, les codes sont typiquement de 7 ou 8 bits, ce qui rend une utilisation inefficace d'une structure de mémoire de 16 bits. Ceci est géré en utilisant la même puce mémoire pour les données et les codes.
C'est ce qu'on appelle l'ECC « en ligne ». Le contrôleur doit effectuer deux séries d'écritures ou de lectures - une pour les données et une pour le code, ajoutant une latence à chaque accès. Certains contrôleurs peuvent regrouper plusieurs codes pour des données séquentielles, ce qui permet d'en lire ou d'en écrire plusieurs à la fois. Si l'accès séquentiel aux données est courant, cela réduit la latence causée par les codes.
Dans chacun des cas ci-dessus, c'est le contrôleur qui gère les calculs ECC. L'ECC "sur puce" est nouveau avec DDR5, et il place l'ECC à l'intérieur de la puce mémoire elle-même. Les erreurs simples peuvent être corrigées avant d'être envoyées au contrôleur. Cependant, s'il y a une erreur de transmission, l'ECC sur puce ne l'attrapera pas. Ainsi, l'ECC à bande latérale peut toujours être utile en conjonction pour la protection de bout en bout.
Enfin, « lien » ECC protège uniquement les données communiquées. Il est calculé aux deux extrémités du lien et n'implique aucun code stocké. L'ECC sur puce et en liaison pourrait être combiné pour couvrir de bout en bout.
Un contrôle de redondance cyclique (CRC) est une autre option pour vérifier si les données sont arrivées de manière fiable. "Alors que nous progressons vers des nœuds avancés avec des vitesses d'interface plus élevées comme DDR6 et GDDR6/7, le CRC est important", a déclaré Lum.
Fig. 3 : Quatre types de DRAM ECC. (a) ECC à bande latérale, où les codes sont stockés dans une puce mémoire séparée des données. (b) ECC en ligne, où la mémoire interne de chaque puce est divisée entre les données et le code. Pour (a) et (b), le travail ECC est effectué dans le contrôleur. (c) In-chip ECC, où les données lues sont vérifiées avec ECC avant d'être envoyées au contrôleur. En soi, cela ne détecte pas les erreurs de transmission. (d) Link ECC, qui détecte les erreurs de transmission, mais ne détecte pas par lui-même les erreurs de tableau. (c) et (d) doivent être combinés entre eux ou avec une autre technique pour fournir une couverture de bout en bout. Source : Bryon Moyer/Ingénierie des semi-conducteurs
Comptabilisation des coûts
Les approches ECC peuvent varier considérablement, mais plus l'approche est performante, plus elle est coûteuse en calcul. Si cela est fait dans le matériel, cela signifie plus de surface de silicium. Si cela est fait dans le logiciel, cela signifie plus de cycles CPU. Le coût de cet ECC peut résider dans la puce mémoire, le contrôleur ou les deux.
Le coût comprend la mémoire supplémentaire nécessaire pour stocker les codes. Selon la façon dont cela est fait, cela signifie soit ajouter de la mémoire, soit ne pas pouvoir utiliser une mémoire entière pour les données, car une partie de celle-ci sera utilisée pour les codes d'erreur.
Les circuits ECC doivent eux-mêmes être testés. De plus en plus, cela se fait par le autotest intégré (BiST) en tant qu'extension du test de matrice de mémoire. "De nombreuses techniques ECC tendent vers une implémentation BiST", a déclaré Lum. "D'autres post-traitent les données ECC acquises sur le testeur."
La redondance et la réparation aident également à garder les mauvais morceaux hors de la production, bien qu'ils aient également un coût de matrice. "Nous avons effectué de nombreuses analyses de la réparation et de la redondance par rapport à l'ECC pour voir si nous pouvons identifier ce qui est le mieux pour se débarrasser des éléments faibles", a déclaré Still. « Pour les pannes graves, la réparation est la meilleure approche car c'est la plus facile à faire. Nous avons eu tendance à minimiser nos réparations pour ne nous occuper que des éléments durs, puis passer à beaucoup plus d'ECC [pour les erreurs plus légères].
Le coût des circuits ECC dans le passé s'appliquait au contrôleur. Bien que cela reste un coût, en le plaçant dans le contrôleur, ce coût est amorti sur le nombre de puces de mémoire sous la responsabilité du contrôleur. Avec la DDR5, ce coût a été transféré dans la puce mémoire elle-même et n'est donc plus amorti.
De plus, il y a une question fondamentale de savoir à qui appartient l'ECC. "Un architecte système ne veut pas que l'ECC soit intégré à sa puce, car il veut pouvoir le contrôler et reconnaître les erreurs au niveau du système", a déclaré Mitchell.
La nécessité de protéger à la fois l'accès aux cellules binaires et la transmission de données peut entraîner de multiples instances ECC, ce qui augmente encore les coûts.
Les mémoires plus grandes ont un taux d'erreurs plus élevé, mais parce que les codes de correction d'erreur s'appliquent à un petit morceau de mémoire - comme 128 bits - qui est répliqué et ne devrait pas augmenter le coût en pourcentage. En fait, pour l'ECC sur puce, le coût diminue puisqu'un seul circuit ECC est amorti sur plus de bits.
Cela conduit à la question de savoir comment l'ECC doit évoluer. À mesure que les erreurs deviennent plus fréquentes, des codes plus longs sont nécessaires ou des codes abrégés doivent être créés pour protéger des données plus courtes, ce qui a le même effet sur les coûts. Si l'accès aux cellules binaires devient de moins en moins fiable, les frais généraux associés à l'ECC augmenteront.
Où d'ici ?
Cela laisse les migrations de processus comme la source la plus probable de taux d'erreur plus élevés, en plus de connexions mémoire plus rapides. À cette fin, prendre une seule cellule mémoire et l'utiliser pour stocker plusieurs bits a le même effet qu'une réduction physique. Les erreurs deviennent plus probables en raison de marges réduites.
À un moment donné, les coûts peuvent être réduits en réduisant davantage la mémoire, mais cela sera compensé par des coûts accrus pour l'ECC plus puissant qui sera éventuellement nécessaire. Avec jusqu'à 25 % de frais généraux dans les cas extrêmes aujourd'hui et une croissance possible dans le futur, il est concevable que les économies de coûts et les augmentations de coûts puissent s'annuler dans une génération future. Serait-ce la fin de la mise à l'échelle ?
Pour certains, cela ressemble à une autre fin de la loi de Moore - quelque chose pour laquelle une fin est inventée à la place. Les clients de la mémoire ne se soucient pas vraiment de savoir comment la mémoire dont ils ont besoin est conçue pour fonctionner. Ils ont simplement besoin de quantités toujours croissantes de mémoire fiable à un coût que leur application peut supporter de manière économique.
Les techniques ECC se diversifient pour offrir une meilleure protection, parfois avec un coût ou une latence plus élevés, dans les applications qui en ont besoin. Le protocole de protection binaire (BCP) et les codes de parité à faible densité (LDPC) sont des exemples qui sont utilisés de manière sélective.
Différentes approches peuvent avoir un impact sur la puissance de la puce mémoire, qui peut elle-même avoir un impact sur la fiabilité. "Une puissance inférieure améliore la fiabilité, car elle réduit la charge des régulateurs qui s'interfacent avec la puce mémoire", a déclaré Chetan Sharma, ingénieur principal, conception de RAM, chez Infineon.
Mais cela peut être une arme à double tranchant. "Lorsque nous descendons la ligne pour économiser de l'énergie, nous jouons avec le processus dans la cellule binaire", a déclaré Sharma. "Et une fois que vous jouez avec le processus, il y a une forte probabilité que vos marges s'effondrent. Afin de les contenir, nous essayons de mettre des circuits autour de la mémoire qui peuvent augmenter un peu la puissance, augmenter le timing et récupérer cette marge afin que nous puissions toujours fournir une mémoire fiable. En même temps, nous assouplissons certaines de ces spécifications dont le client n'a peut-être pas besoin afin que nous puissions jouer avec les timings internes pour assouplir les cycles de lecture ou d'écriture et obtenir plus de fiabilité.
Le flash NAND a relevé le défi de la mise à l'échelle en passant à la verticale. La DRAM pourrait également le faire à l'avenir, bien que les technologues aient l'impression qu'il y a encore plus d'améliorations disponibles dans l'architecture actuelle. Cela donne potentiellement plus de place à la DRAM avant qu'elle ne touche le mur.
D'autres techniques sont également mises à contribution. "Dans le monde du flash, les gens ont commencé à faire des choses comme le nivellement de l'usure", a déclaré Still. "Une autre façon de le faire pour différents types de mémoire consiste à mettre en place des cycles de nettoyage ou de rafraîchissement."
"Nous avons une fonction de nettoyage en arrière-plan que nous maintenons à environ 0.01 % de la bande passante - quelques fois par jour ou une fois toutes les quelques heures", a déclaré David de Synopsys. "La totalité de la mémoire est lue et toutes les erreurs de bit sont corrigées."
Le flash NOR n'est pas à l'abri de ces problèmes et devra les résoudre s'il veut aller au-delà de ses technologies actuelles. "Nous pouvons améliorer les choses avec une cellule de bits flash NOR verticale à deux transistors à faible puissance", a déclaré Chih-Yuan Lu de Macronix lors d'une présentation ITC. « Nous pouvons également faire de l'empilement 3D. Et nous pouvons mettre un micro-chauffage dans cette structure pour que l'endurance puisse atteindre 100 millions de cycles.
Les contrôleurs peuvent également devenir plus sophistiqués pour apprendre quelles lignes de mémoire peuvent nécessiter des rafraîchissements plus ou moins fréquents. "Peut-être que dans cinq ans, la plupart de la DRAM sera actualisée toutes les 32 millisecondes, mais il y aura une liste que le contrôleur a constituée de lignes qui doivent être actualisées deux fois plus souvent", a déclaré David.
Sharma d'Infineon a suggéré quelques autres approches pour faire face au manque de fiabilité croissant des cellules binaires. "[D'autres techniques incluent] l'introduction du retournement/entrelacement de bits dans la conception de la matrice et l'analyse des modèles d'accès à la mémoire, en utilisant des méthodes basées sur un compilateur pour optimiser la synchronisation de lecture ou d'écriture sur différentes partitions de la matrice de mémoire", a-t-il déclaré.
En fin de compte, les fournisseurs de mémoire et les clients ont des agendas différents, et une négociation se déroule efficacement lorsque de nouvelles normes sont définies.
"Les utilisateurs veulent des choses qui améliorent les performances, et les fournisseurs veulent des choses qui réduisent le prix", a observé David. "Les vendeurs repousseront chaque chose qui ajoute un coût à mourir. Et les utilisateurs doivent justifier pourquoi cette chose est nécessaire.
Trouver une autre solution
Si l'industrie manque d'idées sur nos technologies actuelles, elle devra peut-être passer à autre chose. Flash a longtemps été le chouchou du monde NVM, mais alors que ses limites de mise à l'échelle se profilaient, des travaux ont commencé sur d'autres technologies NVM comme PCRAM, MRAM et RRAM (ou ReRAM).
"Ils commencent à regarder des choses différentes des transistors pour la cellule binaire", a déclaré Still. « Ils regardent les éléments résistifs. Ils commencent à étudier les dispositifs de commutation magnétiques, le couple de rotation et la FRAM. Ils commencent à s'intéresser à l'hystérésis et aux ferro-matériaux.
PCRAM a déjà été commercialisé sous le nom d'Optane d'Intel, mais le coût a été un problème. La MRAM devient également disponible, bien que la grande victoire pour toutes ces mémoires soit dans la mémoire intégrée plus que dans la mémoire autonome.
"Les nouveaux matériaux, les schémas d'intégration et les conceptions de systèmes ont été et continueront d'être d'une importance cruciale", a déclaré Hoover.
Si une technologie commence à approcher de la fin de sa vie, les chercheurs se tourneront vers de nouvelles approches pour remplacer les anciennes. C'est un pari, car les technologies en place ont un moyen de s'accrocher beaucoup plus longtemps que prévu à l'origine - la 3D NAND étant l'enfant de l'affiche pour cela.
Cela désavantage gravement les nouvelles technologies, car elles n'en sont qu'au début de leur apprentissage de la fabrication, ce qui les désavantage en termes de coûts par rapport à l'opérateur historique. Si l'opérateur historique peut établir une nouvelle limite lointaine, les nouvelles technologies devront peut-être être mises de côté pendant un certain temps, peut-être pour toujours.
Malgré toutes les inquiétudes, l'histoire et un long pipeline de nouvelles idées semblent pousser un tel calcul loin dans le futur. Personne à ce stade ne prévoit le moment où nous devrons nous arrêter, regarder autour de nous et dire : « Eh bien, je suppose que nous en avons fini avec la mise à l'échelle de la mémoire ! »
Source : https://semiengineering.com/more-errors-more-correction-in-memories/
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