La récente augmentation de l'utilisation de la technologie et la concurrence pour acquérir le marché mondial ont contraint l'industrie à se déplacer vers des nœuds technologiques inférieurs avec une augmentation plus élevée du nombre de transistors par puce, créant ainsi de nouveaux défis dans les tests de fabrication des ASIC. Pour contrer cela et obtenir une plus grande testabilité dans un dispositif SoC, diverses structures DFT sont insérées dans la conception, telles que la mémoire BIST, le scan, le scanning limite pour n'en nommer que quelques-uns, ce qui entraîne une augmentation des facteurs de conception ASIC tels que la consommation d'énergie pendant le mode test, zone globale de la puce et durée du testeur ainsi que couverture, jour après jour. Le but de cet article est de mettre en évidence les différentes méthodologies pour réduire la consommation d'énergie pendant l'ASIC tests de fabrication. Il distingue les différentes architectures & méthodologies pour optimiser la consommation électrique lors d'un mode test de la conception avec mise en œuvre. Il existe un certain nombre de techniques pour réduire la consommation d'énergie avec différents outils EDA disponibles dans l'industrie. Cet article explique quelques techniques « sensibles à l'énergie », discute et compare quelques méthodes de mise en œuvre basées sur le logiciel et le matériel avec l'un des « outils Synopsys EDA » pris comme étude de cas.
INTRODUCTION
À mesure que nous nous dirigeons vers les nœuds technologiques inférieurs (165 nm-> 130 nm -> 90 nm -> 65 nm -> 28 nm -> 20 nm -> 16 nm -> 10 nm -> 7 nm -> 5 nm), le transistor par unité de surface augmente, ce qui entraîne augmentation de la consommation de courant par unité de surface, entraînant une commutation et des fuites plus dynamiques. Cela a obligé les équipes de conception à exploiter un certain nombre de stratégies liées à la puissance, comme le montre la figure.
À mesure que la densité des puces augmente, la dissipation de puissance pendant les tests basés sur le balayage est supérieure à celle du mode fonctionnel, car des modèles de test efficaces entraînent un pourcentage très élevé de commutation de la logique à un moment donné [3], ce qui entraîne une contrainte plus élevée pendant le mode de test. Cela crée des possibilités de défaillance des puces sur le testeur, car certaines puces fondraient à moins que différents blocs ne soient arrêtés à des moments différents, ce qui entraînerait finalement une durée de test plus longue.
De plus, les fuites de courant commencent à augmenter, ce qui entraîne une dissipation de chaleur, car les transistors sont physiquement denses les uns par rapport aux autres, ces chaleurs sont emprisonnées entre les ailettes. Ces effets peuvent également conduire à une dégradation des puces suite à divers effets thermiques. Cela pourrait également entraîner une perte de fiabilité d'un dispositif en raison de l'exposition des conducteurs à une érosion intensive. Il est donc tout aussi important de comprendre un facteur aussi négatif et de trouver un remède approprié.
II. DIFFÉRENTES MÉTHODOLOGIES POUR L'OPTIMISATION DE LA PUISSANCE DES TESTS
Il existe de nombreuses techniques proposées, testées et mises en œuvre dans une certaine mesure dans toutes les industries afin de réduire la perte de puissance lors des transitions de quart de travail en mode test. La mise en œuvre de cela dans les projets en direct constitue un défi plus important, car même les exigences de conception d'origine ainsi que les frais généraux de zone et le temps de test seront hautement pris en compte. De manière générale, ces méthodes peuvent être classées comme basées sur le matériel et basées sur l'ATPG (basées sur un logiciel).
Technique de réduction de puissance des cibles basée sur le matériel applicable lors de l'insertion du scan et basée sur le logiciel lors de la génération de modèles. Les solutions existantes basées sur SCAN/matériel nécessitent soit de partitionner l'architecture de la chaîne d'analyse et de tester une partition à la fois, soit d'insérer du matériel supplémentaire dans la conception. L'architecture basée sur les partitions est obtenue en divisant les segments d'analyse d'unité en plusieurs segments. Ainsi, seul un nombre spécifique de segments d'analyse peut être activé à la fois.
La meilleure façon de diviser est obtenue grâce à la division dans le sens de la longueur pour maintenir les cycles de décalage de balayage identiques sur tous les segments de balayage. Grâce à l'utilisation de portes de contrôle externes, une transition inutile de la chaîne de balayage peut être évitée en se propageant dans les circuits. De ce fait, une dégradation des performances peut être observée, car elle a un impact sur les délais du chemin critique [7]. Ainsi, en fin de compte, ces techniques visent à compromettre l'un des 3 principaux avantages de conception (zone, puissance et temps du testeur), la réduction de la puissance conduit finalement soit à une augmentation de la taille de la zone, soit à une augmentation du temps du testeur. Les concepteurs doivent décider quels aspects doivent être compromis et priorisés.
Vous trouverez ci-dessous quelques techniques permettant d'optimiser la puissance, mais en compromettant soit la zone, soit le temps.
A. SCAN/Basé sur le matériel
Technique Shift Power Groups : Une méthode largement utilisée dans les industries est l’utilisation de la technique Shift Power Groups. Cette technique est utilisée pour réduire la consommation d’énergie lors de la méthodologie d’insertion de numérisation. Ceci est réalisé en insérant des portes ET aux sorties du décompresseur avant chaque chaîne de balayage compressée. Les chaînes sont divisées en groupes contrôlés par une chaîne de contrôle de puissance de changement (SPC) [4], comme le montre la figure ci-dessous.
Les groupes de contrôle SPC sont des groupes de signaux de contrôle spéciaux actifs uniquement pendant la période de décalage de la durée du mode de test actif. Ces contrôles sont activés lors des tests d'analyse basés sur la compression qui sont créés lors de l'insertion de l'analyse. Même si ceux-ci sont appliqués après le bloc de décompression et avant la chaîne d'analyse, ils ne font pas partie de la chaîne d'analyse ou de la logique de compression. Au lieu de cela, il s'agit d'une chaîne externe (non compressée) en dehors de la logique du codec.
Le SPC contient une chaîne de registres, contenant les valeurs de masque de groupe pour les modèles suivants. Ainsi, en prédisant le motif présent et le prochain, les verrous d'ombre conservent les bits présents dans les valeurs de masque pour le balayage du motif suivant. Les groupes masqués chargent des valeurs constantes dans leurs chaînes, ce qui réduit l'activité globale des bascules. Encore une fois, la chaîne SPC ne peut pas faire partie de la chaîne de compression, car la compresser conduirait à se bloquer, l'empêchant ainsi de charger un modèle fiable.
Technique de déclenchement de sortie fonctionnelle : même pendant la phase de décalage de balayage du test de balayage DFT, les modèles chargés déclencheront le chemin fonctionnel et provoqueront un basculement à chaque décalage, faisant ainsi en sorte que la logique fonctionnelle soit toujours dans un état actif même lorsqu'elle n'est pas en mode capture [1] . Cela peut entraîner une énorme perte de puissance dynamique et entraîner une consommation d’énergie inutile.
Comme décrit ci-dessus dans la partie introduction, une augmentation de la consommation électrique peut affecter la qualité des puces en termes de rendement. Cela pourrait endommager toute la puce. En utilisant la technique de suppression du déclenchement de sortie fonctionnelle, différents outils EDA peuvent aider à modifier une structure de conception ou le concepteur peut la modifier lui-même de manière à pouvoir contrôler l'activité de basculement lors de l'insertion de l'analyse. Une façon normale de procéder consiste à implémenter une logique de déclenchement ET ou de déclenchement OU, en fonction de la valeur constante qui réduit le plus le basculement à partir d'autres signaux non déclenchés entrant dans le cône logique de sortance.
Comme le montre l'image ci-dessous, une porte ET est insérée entre la sortie Scan flop (SOUT) et Functional IN. Le contrôle de ceci peut être réalisé en utilisant le signal Scan Enable (SE) déjà existant, ainsi pendant qu'en mode décalage le chemin fonctionnel sera désactivé et en mode Capture, la porte permet le flux du modèle requis dans la logique fonctionnelle.
Le signal SE agit comme un signal de commande pour la commutation puisque pendant le mode Shift, il sera élevé et pendant le mode Capture, il sera faible, permettant ainsi automatiquement l'action de commutation de la logique de déclenchement fonctionnelle.
Cette méthode n’utilise qu’une petite quantité de surface supplémentaire et constitue l’une des meilleures méthodes mises en œuvre dans toutes les industries. Cela ne signifie pas que cette méthode est exempte de lacunes et de défis. Une considération majeure doit être prise en compte lors de la mise en œuvre des tests du modèle de défaillance de transition.
La raison principale étant que cela introduit un retard de porte supplémentaire dans le chemin fonctionnel, la fermeture de synchronisation doit donc être effectuée pour cette porte également, en considérant qu'elle se trouve dans le chemin fonctionnel. Deuxièmement, la méthode de transition LOS présente un inconvénient majeur car le dernier décalage du motif agit comme une impulsion de lancement et est suivi tout au long du chemin fonctionnel, mais si le déclenchement fonctionnel est dans un état inactif, aucun bit de test approprié n'est chargé, cela peut se produire car pendant le dernier changement, c'est-à-dire la phase de lancement, Scan Enable sera élevé, ce qui amènera la porte fonctionnelle à agir en mode inactif. Une logique supplémentaire sera donc nécessaire pour résoudre ce problème, ce qui finira par occuper encore plus d'espace.
Technique de modification de la chaîne de balayage : Afin d'obtenir un parallélisme dans les tests avec une puissance de test de crête inférieure, la technique de modification de la chaîne de balayage [9] l'intègre en modifiant légèrement la chaîne de balayage sur la base de l'analyse d'un ensemble de tests pré-généré. Ici, la réduction de la puissance de test peut être obtenue en insérant des portes logiques entre les FF de balayage. Comme ces insertions de portes logiques se font uniquement dans le chemin de scrutation, aucun retard de porte n'est induit sur le chemin critique ou fonctionnel. Garantissant ainsi aucune interférence avec le fonctionnement normal.
L'insertion de portes logiques dans la chaîne de scan dépend du résultat de l'analyse. Mais cette insertion doit être bijective, il faut veiller à ce que ces ensembles de tests ne produisent aucune dépendance sur les données de test. L'insertion doit être telle qu'elle ne donne lieu à aucune valeur de contrôle et le mappage des vecteurs de test doit être discret par rapport aux stimuli. Un exemple de cette méthode est expliqué ci-dessous : Un inverseur, entre deux cellules de balayage, nécessite la transformation des données de test réelles qui passent par cette porte ; il faut veiller à ce qu'aucun changement entre les bits de données originaux et annulés passant par un inverseur ne soit observé. La transition entre ces deux bits uniquement est annulée et est attendue comme telle et ne devrait affecter aucune autre transition. En tant que tel, on peut considérer que cette modification préserve la transition, seuls les bits de données de test ayant un impact local.
L'analyse est effectuée en décomposant les données de test en blocs de 3 bits et une estimation de la puissance des transitions est calculée pour les 8 combinaisons formées à partir de ces 3 bits, puis la modification avec une transition minimale est mise en œuvre sur le fragment de chaîne de balayage correspondant.
Cette méthode garantit une réduction plus élevée de la puissance de test avec une petite surcharge de surface. Puisque afin de le mettre en œuvre pour une utilisation maximale, tous les fragments de la chaîne de numérisation doivent être analysés et expérimentés pour obtenir une modification idéale de la chaîne de numérisation. Grâce à quoi cette méthode peut être implémentée pour une conception avec un fragment de chaîne d'analyse inférieur et sa mise en œuvre pour une conception avec un élément de chaîne d'analyse énorme entraîne un temps de mise en œuvre DFT prolongé, ce qui pourrait ne pas être idéal dans la plupart des cas.
Gel des bits RTL sensibles à la puissance : Le gel des bits RTL sensibles à la puissance est une méthode permettant de réduire l'activité de commutation en stagnant de petits segments de tous les FF au niveau RTL. Même avec une surcharge de zone inférieure, l'activité de commutation peut être considérablement réduite. [8]. Le budget de conception est directement proportionnel au choix des éléments de gel. En comparaison avec d'autres méthodes, qui gèlent ces FF au niveau de la porte, la fermeture temporelle peut être plus facilement respectée. Au niveau de la porte, l'analyse du timing STA doit être bien prise en compte pour vérifier que le timing du FF n'est pas affecté par la méthodologie de gel. Également au niveau RTL, nous pouvons permettre à l'outil de synthèse de fixer le timing et de le fermer au back-end.
B. ATPG/Technique basée sur un logiciel :
Technique de gel de l'entrée primaire : l'une des techniques sensibles à la puissance lors de la génération du vecteur de test consiste à geler la partie d'entrée principale, ce qui peut réduire les transitions artificielles pendant l'application du test afin de sauvegarder la quantité totale de transitions survenues [6]. La capacité de sortie se chargera/déchargera par puissance dynamique pour chaque porte comme ci-dessous ;
Où la capacité de charge est nommée Cload, VDD est la tension d'alimentation, Tcyc est la période d'horloge globale et NG est le nombre total de transitions de sortie de porte (0 -> 1 ou 1 -> 0). Selon l'équation ; la réduction majeure de la puissance sera due à la diminution de quelques variables dans les équations de dissipation de puissance (Pd) ci-dessus. Une transition invalide pendant l'application du test est une transition qui se produit dans la partie combinatoire du circuit testé lors du décalage de la réponse du test et du déplacement du vecteur de test suivant. (De plus, cela n'a aucun impact sur l'efficacité des tests puisqu'il n'y a aucune donnée utile ayant un impact sur l'efficacité des tests en sortie et en entrée. De plus, la valeur des entrées principales n'est pas pertinente lors du déplacement de la réponse du test.
Technique de bilan de puissance de décalage : l'une des techniques ATPG basées sur un logiciel est une méthodologie sensible à la puissance. Ici, la diffusion de toutes les structures de déclenchement d'horloge est calculée et des vecteurs de test sont créés en tenant compte de ce résultat. Ces techniques [2] sont bien mises en œuvre dans tous les fournisseurs d'outils EDA modernes. Dans l'un de ces outils (Synopsys), le calcul des structures de déclenchement d'horloge est effectué au cours de l'étape DRC, ce qui aide ensuite à générer des modèles de test en définissant le budget de puissance de capture et de décalage en termes de pourcentage. Il contrôle l'activité de basculement dans la conception en prenant en compte l'effort de puissance et le budget conformément aux critères de conception.
Planification des tests par contrainte de puissance : l'un des moyens les plus simples à mettre en œuvre et une technique largement utilisée pour la réduction de la puissance des tests est la méthode de « planification des tests ». Son avantage suffit à répondre à 2 objectifs : réduire la puissance de test et également gérer la ressource. Cette technique [5] a été principalement implémentée en tenant compte des ressources, car dans la plupart des cas, tous les tests ne peuvent pas être appliqués en même temps, prenons par exemple un SoC avec plusieurs blocs de niveau L2 L3 mais avec seulement 8 à 10 ports d'analyse de niveau supérieur, il il se peut que vous ne puissiez pas exécuter de test sur tous les blocs dans une seule instance donnée. Par conséquent, la planification des tests sur quelques blocs à la fois offre des avantages en matière de gestion des ressources et réduit automatiquement le stress de consommation d'énergie du SoC. pendant les tests.
La méthode « planification des tests par contrainte de puissance » [D] utilise cette planification des tests de manière beaucoup plus structurelle, en développant un algorithme pour regrouper les cas de tests similaires et les planifier ensemble pour une réduction de puissance plus élevée pendant les tests. Cette méthode est archivée en suivant principalement 3 étapes. La première consiste à trouver un ensemble complet de tests compatibles dans le temps avec des informations sur la dissipation de puissance associées à chaque test.
Ensuite, à l'aide de ces tests, une liste contenant des tests compatibles en puissance est extraite. Et enfin, une approche de table de couverture minimale pour trouver la planification optimale des tests est utilisée. Le fait que l’avantage soit suffisant ne signifie pas qu’il soit exempt d’autres effets négatifs. L’un des principaux aspects de la conception qui a un effet délétère est le temps passé par les testeurs. Plus la planification est importante, plus le temps nécessaire aux tests est important.
III. STATISTIQUES DE MISE EN ŒUVRE
A. Statistiques basées sur le matériel
Ces statistiques basées sur le matériel couvrent l'une des mises en œuvre de la technique de modification de la chaîne d'analyse telle que décrite dans la partie d'introduction. Il contient des rapports d'analyse détaillés en termes de trois facteurs principaux tels que la zone, la puissance et la couverture des tests, qui affectent la méthodologie des tests.
1) Statistiques de zone
2) Statistiques de consommation d'énergie
3) Statistiques de couverture des tests
B. Statistiques basées sur un logiciel
Nous avons réalisé une étude de cas sur l'une des techniques de gestion de l'énergie basées sur ATPG du fournisseur EDA pour réduire l'activité de basculement pendant l'analyse et comparer son comportement réel, y compris différentes statistiques, comme le montre la figure 9 ci-dessous. Il contient 2 facteurs principaux, qui sont affectés par en utilisant cette méthodologie. Comme il s’agit d’une technique basée sur un logiciel, la zone physique n’est pas affectée.
1) Statistiques globales de consommation d’énergie
2) Statistiques de couverture des tests
IV. CONCLUSION
De l'analyse, nous concluons que l'un des paramètres les plus affectés lors du DFT est le déplacement de la consommation d'énergie sur les nœuds de technologie inférieure. Comme nous pouvons le voir dans le tableau ci-dessous, comment différentes techniques conduisent à une diminution de la consommation d'énergie avec certains inconvénients de paramètres comme une légère diminution de la couverture des tests et une faible surcharge de zone. En outre, nous pouvons dire qu'un défaut causé par un problème de synchronisation ou d'alimentation lors des tests de numérisation pourrait ne jamais se produire pendant le mode de fonctionnement fonctionnel et entraînerait une perte de rendement inutile, ce qui constitue une grande préoccupation pour l'industrie. Cet article comprend des techniques basées sur le matériel et les logiciels avec des statistiques détaillées.
Références
https://www.design-reuse.com/articles/32262/low-power-design-for-testability.html.
[4] Réduction de la consommation d'énergie dans les conceptions dftmax ultra.
[5] Richard M Chou, Kewal K Saluja et Vishwani D Agrawal. Planification des tests par contrainte de puissance. Dans VLSI Design, 1994, Actes de la septième conférence internationale, pages 271-274. IEEE, 1994.
[6] V Dabholkar, S Chakravarty, I Pomeranz et SM Reddy. Techniques permettant de réduire la dissipation de puissance lors de l'application de tests dans des circuits à balayage complet. Transactions IEEE sur CAD, 17(12):1325-1333, 1998.
[7] Stefan Gerstendörfer et Hans-Joachim Wunderlich. Consommation d'énergie minimisée pour le bist basé sur le scan. Journal des tests électroniques, 16(3):203-212, 2000.
[8] P Giribabu et G Sunil. Approche basée sur Dft pour réduire l'activité de commutation pendant le décalage de balayage.
[9] Ozgur Sinanoglu, Ismet Bayraktaroglu et Alex Orailoglu. Testez la réduction de puissance en minimisant les transitions de la chaîne de numérisation. Dans Symposium de tests VLSI, 2002. (VTS 2002). Actes du 20e IEEE, pages 166-171. IEEE, 2002.
Saumil Modi, Janki Chauhan & Sanketh Aipanjiguly
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