Les mégatendances les plus perturbatrices ayant aujourd’hui un impact sur le secteur des réseaux ASIC incluent l’Internet des objets (IoT), le Cloud et les réseaux 4G/5G. Tous les experts du secteur s'accordent sur le fait que à partir de 2020 2025, des dizaines de milliards d'appareils connectés collecteront des données et les enverront via le réseau défini par logiciel (SDN) vers un système de réseau basé sur ASIC.
Aujourd'hui, nous sommes à l'ère de la connectivité n'importe où et de l'informatique à tout moment, y compris les applications pour les ménages, les systèmes industriels, les caméras de sécurité, la surveillance des bébés, les soins de santé, les appareils portables, les voitures et bien plus encore. L’industrie des semi-conducteurs et les acteurs de l’industrie des réseaux sont en proie à cette transformation, agissant en tant que « soutiens » de l’ère de l’innovation IoT de nouvelle génération.
Selon l'un des PDG de l'un des plus grands fournisseurs mondiaux de solutions de réseautage, « le cloud est la plus grande tendance ayant un impact sur le secteur des réseaux ». Il incombe aux sociétés de réseaux d'aider les opérateurs de télécommunications à transformer et à développer leur cloud, en plus d'aider les entreprises à connecter leurs propres centres de données au cloud.
Encore une fois, les sociétés de solutions de semi-conducteurs sont engagées dans la conception et la fabrication de circuits intégrés, de processeurs intégrés, de puces à couches minces à faible coût et d'autres outils de mise en réseau, qui contribuent à exploiter le potentiel commercial du cloud pour prendre en charge les solutions de mise en réseau. Les clients exigent des solutions réseau haut de gamme, qui résisteront aux exigences phénoménales de l'infrastructure cloud en 2020 et au-delà.
Il faut garder à l’esprit que l’industrie des réseaux de semi-conducteurs présente de nouveaux défis afin d’améliorer la puissance, les performances et la superficie. L'étape clé dans le développement de l'ASIC l'enregistre dans les délais. Dans la conception des puces, le partitionnement, l'utilisation de la géométrie, le routage/distribution des ressources et l'exécution des blocs présentent leur propre ensemble de défis et il existe une énorme fiabilité sur la fermeture de la vérification physique de la qualité de chaque bloc. Les techniques/flux existants ne seront pas suffisants pour répondre à ces contrôles supplémentaires. Les contrôles PDV, comme DRC, ont été augmentés en raison de l'introduction d'une double configuration.
En outre, la planification de l'alimentation est devenue plus critique en raison des exigences plus faibles en matière de tension de fonctionnement, d'IR et d'EM. En raison d'une fréquence de fonctionnement plus élevée et d'une utilisation plus élevée de la cellule, la chute dynamique des infrarouges sera augmentée. Les flux/techniques existants qui ont été utilisés pour approuver la conception, si tout ou partie de ceux-ci seront applicables sur un nœud technologique inférieur. Les ingénieurs doivent confirmer quels types de contrôles sont nécessaires. Jetons un coup d'œil à quelques défis et techniques de fermeture de timing, de fermeture de pdv, de tests et de packaging, qui peuvent être utilisés pour approuver la conception de manière efficace.
Défis:
(A) Planification de l'alimentation
La planification énergétique est l’étape la plus critique et la plus importante de toute conception. Une bonne planification de l'alimentation évite les problèmes IR et EM. Dans les nœuds technologiques inférieurs, à mesure que la conception devient plus dense, cela devient plus crucial à mesure que l’empilement des couches métalliques augmente. De plus, l'épaisseur de la couche inférieure est devenue moindre. Dans les géométries inférieures, la tension de fonctionnement a également diminué. La planification énergétique doit donc être robuste pour un meilleur IR et EM. Dans les nœuds technologiques inférieurs, le nombre de couches de via empilées sera plus important. Cette pile de vias élevée peut créer des problèmes de routage du signal. Ainsi, au lieu d’une seule pile via, nous pouvons la diviser en couches de puissance intermédiaires. Cela nous permettra d’utiliser efficacement les ressources de routage et de distribuer efficacement l’énergie. De nos jours, presque tous les appareils utilisent des techniques de gestion de l'alimentation et d'alimentation à découpage (SPS) pour la gestion de l'énergie. Dans la technique SPS, la répartition des cellules de puissance est uniforme et couvre la surface de tous les std. logique cellulaire. Pour créer des domaines de puissance, il existe une possibilité de partitionnement supplémentaire du réseau électrique commuté, qui dépend de la géométrie du Power Gate.
Dans notre conception, nous avons utilisé le renforcement PG ainsi que les techniques décrites au début de cette section. Comme nous le savons, les couches inférieures sont plus résistives, le renforcement de ces couches sera donc très utile en IR. Nous pouvons gagner jusqu'à 3 à 5 mV uniquement avec le renforcement VIA1/VIA2/VIA3, en fonction du nombre de vias ajoutés.
(B) IR/EM
Deux types de chute IR sont pris en compte. La chute de tension moyenne peut être considérée comme une chute IR statique pour la conception. Alors que la commutation des cellules entraîne une chute dynamique des IR. Dans les nœuds de technologie supérieure, en raison de la présence suffisante de capacité de découplage, la chute IR statique s'est avérée utile dans l'analyse de signature. Alors que la chute IR dynamique se produit lorsque de grandes quantités de logiques commutent à la fois, ce qui se transforme en demande de courant de pointe.
En plus de la méthode conventionnelle de résolution des IR, nous avons utilisé le placement sensible aux IR dans notre conception comme solution. Les tampons/onduleurs placés dans le canal sont une source majeure de chute IR, en particulier dans les conceptions dominées par les traversées. Le seul défi est que le bloc doit avoir suffisamment de surface de canal pour propager les cellules.
(C) Calendrier et PDV
Le timing est un contrôle très critique et important pour l’approbation. Cela inclut la violation de transition, la configuration, le maintien, la largeur d'impulsion minimale, les vérifications de déclenchement d'horloge, etc. Dans une géométrie inférieure, la conception devient de jour en jour plus complexe, donc la fermeture de synchronisation est devenue difficile. Nous avons également été confrontés à des problèmes de timing dans notre conception. Pour être plus précis, dans la violation de synchronisation, nous avons configuré une conception critique et également les valeurs max trans, max_cap, min_pulse_width comme les DRV sont violées, comme indiqué dans le tableau 1. Le nombre de chemins violés pour la configuration était de 350 et le WNS est de -356 ps en PT. outil avant de résoudre les violations. La cale n'est pas très affectée, seuls 20 chemins sont violés. En raison des limitations de l'outil, pour résoudre ces violations, nous avons utilisé l'algorithme dont nous parlerons dans la section Flux ECO. Nous nous sommes principalement concentrés sur le dimensionnement des cellules et l'échange de Vt, car l'insertion d'un tampon augmentera la zone et affectera le routage de la conception. L'outil n'est pas en mesure de résoudre la violation du chemin d'horloge car il est configuré pour ne pas toucher, nous avons utilisé un tampon de paire d'onduleurs dans le chemin pour améliorer le timing de configuration. Il existe toujours un chemin, du chemin mem au chemin reg, qu'il est très critique de résoudre à l'aide d'un outil ou manuellement. La violation Max_trans et Max_cap est également respectée. Après avoir corrigé l'outil ECO PT lorsque l'exécution de l'écoroute est effectuée dans l'outil ICC, la configuration a atteint 30 ps et peut fermer avec succès la conception après avoir résolu les chemins In to Reg et Reg to Out en utilisant les mêmes stratégies.
Paramètres | Avant coût | Après le coût |
---|---|---|
max_Transition | 5.140 (V) | 0.00 (MET) |
max_fanout | 0.00 (MET) | 0.00 (MET) |
max_cap | 1.275 (V) | 0.00 (MET) |
min_pulse_width | 141.677 (V) | 141.677 (V) |
min_période | 0.287 (MET) | 0.00 (MET) |
Paramètres Chemin REG2REG | Avant (ns) | Après (ns) |
---|---|---|
Configuration WNS | - 0.356 | - 0.010 |
NVP | 350 | 1 |
Maintien du WNS | - 0.0027 | 0.00 |
NVP | 20 | 0 |
Tableau 1 Résultats de synchronisation
Pour les nœuds de technologie inférieure, les contrôles PDV ont été augmentés. Il existe des cellules physiques supplémentaires qui doivent être utilisées pour répondre aux exigences des contrôles physiques. En raison de la double configuration, les contrôles DRC liés aux doubles configurations comme les cycles impairs ont été augmentés. En outre, l’analyse du rendement doit être effectuée pour les nœuds technologiques inférieurs.
Solutions aux défis ci-dessus :
Flux STA
L'analyse temporelle statique est un moyen très important et plus rapide d'analyser/vérifier tous les chemins temporels à différentes étapes de la conception. D'autres méthodes d'analyse temporelle, comme la simulation, peuvent vérifier la partie de la conception pour laquelle nous fournissons un stimulus. Vérifier tous ces chemins de synchronisation avec des milliards de portes est trop lent et nous ne sommes pas en mesure de vérifier complètement le timing. La figure 3. montre le flux STA de base avec toutes les entrées et sorties requises qui seront transmises à l'outil PNR pour résoudre les violations de timing et les DRV. L'outil STA comme Prime Time de Synopsys nécessite des fichiers netlist au niveau de la porte, SDC, SPEF, SDF et bibliothèque en entrée. Le résultat sera des rapports de synchronisation et un fichier ECO tcl, qui sont transmis à l'outil PNR pour être mis en œuvre dans la conception avec des violations de synchronisation et des DRV résolues.
DÉBIT ÉCO
Pour remédier à la violation après la mise en œuvre physique de la conception, l'ordre de modification technique est utilisé. Eco flow est utilisé pour améliorer votre timing, vos DRV, votre puissance, votre zone et d'autres contraintes à tout moment comme le post-placement, le post cts, le post routage. Il existe deux types d'éco, l'éco toutes couches et l'éco gel du silicium. La génération du masque se fait généralement après toute la couche ECO. Afin de réduire considérablement les coûts après la phase de retrait, l'économie métal/base (silicium) est réalisée lors de la génération du masque. L'algorithme ou les techniques pour résoudre la violation à l'aide du flux ECO que nous avons utilisés sont présentés dans la figure 4. En entrée, nous fournissons les groupes de chemins à corriger et le nombre d'itérations. Après avoir analysé le chemin de synchronisation, nous vérifierons le jeu <0. Pour chaque chemin violé, nous devons vérifier le retard de la cellule. Dans le flux, nous nous en tenons à résoudre d'abord les DRV, puis à chronométrer.
Il existe essentiellement quatre méthodes qui peuvent être utilisées pour résoudre le timing, comme le dimensionnement des cellules, l'échange de VT, l'insertion de tampon et l'utilisation d'une paire de tampons d'onduleur dans un réseau d'horloge. Dans la méthode de dimensionnement des cellules, nous pouvons dériver la force motrice actuelle de la cellule en violation du chemin et vérifier la disponibilité d'une cellule à force motrice plus élevée ou d'une cellule lib alternative pour remplacer la cellule afin d'améliorer le timing. S'il n'existe pas de cellule alternative ou à force d'entraînement supérieure disponible dans la bibliothèque, nous pouvons opter pour la deuxième méthode qui est l'échange de VT. Lors de l'échange de VT, nous récupérons les cellules combinatoires et échangeons leur VT en ULVT, ce qui entraîne également une amélioration du timing. La troisième méthode consiste à insérer un tampon, pour briser le long réseau, ce qui affecte la capacité du réseau, et donc le retard des cellules. Une fois que toutes les solutions écologiques ont été effectuées, nous pouvons avoir les données écologiques finales à exécuter dans l'outil PNR. Le même flux ECO a été implémenté dans notre conception, les résultats et les effets sont discutés dans la section timing et défis pdv.
Autres défis:
(A) Tests réduits à faible nombre de broches
En raison de la réduction de la taille de la puce à 28 nm, 16 nm, 7 nm et au-delà, même le nombre de broches d'E/S sur le processeur augmente lorsque plusieurs types de modèles de test (plus de portes logiques à tester) sont appliqués dans plusieurs cycles de test pour obtenir une qualité de test élevée. Pour limiter l'utilisation du nombre de broches et réduire le temps de test global de manière plus efficace, les ingénieurs de DFT se tournent vers de nouvelles techniques de testabilité à appliquer sur un nombre croissant de broches et scannent les modèles de manière efficace, telles que comme tests à nombre réduit de broches (RPCT) et également obtenir une couverture maximale des défauts.
Les tests réduits à faible nombre de broches constituent une solution efficace qui permet l'application de modèles de test à grande vitesse à l'aide de testeurs peu coûteux et très limités en broches afin d'obtenir une couverture des défauts et un temps de test de mise en œuvre avec un impact minimal sur la conception.
(B) Complexité de l'emballage
Le rôle initial de l'emballage était simplement de protéger les puces à l'intérieur, mais l'emballage devient tout aussi compliqué que le développement d'un SoC (ASIC) complexe.
Dans le processus de fabrication des semi-conducteurs, le conditionnement des puces est l'un des éléments les plus critiques, qui a été inondé d'innovation et de complexité, en particulier à mesure que la taille des transistors diminue. Lors de l'emballage, les nœuds de technologie inférieure subissent deux conditions : i) Fuite de l'emballage scellé. ii) Les signaux logiques se dégradent lorsqu'ils sont en contact. Ces nœuds sont soumis à des activités de conditionnement critiques du début à la fin, notamment : le conditionnement au niveau de la tranche (lithographie par gravure et isolation), le bumping, le déploiement en éventail, l'empilement de puces et d'autres techniques qui ont contribué aux puces à petit facteur de forme pour une vitesse élevée. fonctionnalité attendue par le client dans l’électronique mobile et d’autres technologies.
Conclusion
Avec le temps, dans les technologies inférieures, l'épaisseur, le pas et la hauteur des cellules ont diminué, ce qui a introduit une nouvelle complexité dans la planification de l'alimentation. C'est également pour cette raison qu'il a introduit de nouveaux défis en matière d'IR/EM, de synchronisation, de PDV, de tests à faible nombre de broches et de complexité d'emballage. Après avoir surmonté ces défis, le PNR, le flux de synchronisation, le nombre de broches et l'emballage ont été personnalisés, ce qui nous aide à atténuer les défis d'approbation de technologie inférieure. Jusqu'à présent, nous avons discuté de tous les défis et des solutions pour finaliser la conception et l'exploiter dans les délais, ce qui constitue l'étape clé à atteindre pour le développement de tout ASIC. Si vous recherchez une assistance à la conception d'ASIC basse consommation, nous sommes ici pour aider!
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