Analyse et optimisation de la conception SRAM

Republié par Platon

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Chaque année, fournisseur EDA MunEDA organise une réunion de groupe d'utilisateurs où les ingénieurs présentent comment ils ont utilisé les outils d'automatisation pour améliorer leurs conceptions de circuits intégrés, ainsi qu'une présentation de Peter Huber d'Infineon a attiré mon attention, il s'agissait d'optimisation de la conception SRAM. Peter est l'auteur d'articles lors de conférences IEEE et a obtenu des brevets liés à la conception SRAM. Le schéma d'une cellule SRAM à six transistors est présenté ci-dessous :

Cellule de conception SRAM min — Cellule binaire SRAM. Source : Wikipédia

Pendant un cycle de lecture SRAM, la ligne de mots (WL) devient active, puis les valeurs de bits stockées sont transférées aux lignes de bits (BL), et enfin un amplificateur de détection devient actif pour lire les lignes de bits différentielles. Le délai entre WL et BL fait partie du Read Programmable Self-Timing (RPST) et est réglé par le concepteur du circuit.

Les concepteurs de mémoire SRAM ont plusieurs défis à relever tout en optimisant la conception et la disposition des circuits :

Tension de fonctionnement minimale, Vmin
Sensibilité aux petites géométries de transistors
Effets des variations de processus
Consommation d'énergie
Densité de mise en page
Taux d'erreur logiciel

À mesure que la valeur d'alimentation de Vdd diminue, la cellule binaire SRAM finit par ne plus fonctionner, et cette défaillance peut se produire pendant un cycle de lecture, un cycle d'écriture ou simplement par le bruit induit par la commutation des circuits à proximité. Les influences sur les pannes de mémoire proviennent de la façon dont les dispositions du cœur et de la périphérie sont réalisées, des variations de processus et locales, de la température, de la taille de la matrice de mémoire et des critères de rendement.

La prédiction du rendement par simulation est difficile car plusieurs blocs sont impliqués : cellule binaire et périphérie telles que les amplificateurs de détection, les multiplexeurs, les circuits à synchronisation automatique, etc. Le concepteur SRAM est donc confronté à de multiples problèmes avec la simulation paramétrique du rendement :

Les interactions entre les blocs sont pertinentes : une cellule binaire dont le courant de lecture est exceptionnellement faible en raison de la variation locale de Vth peut ou non être lue correctement en fonction du décalage de l'amplificateur de détection connecté et des autres périphériques, qui à son tour dépend du paramètre local. Vème variation dans ces blocs.
Diverses quantités de blocs doivent être considérées, par exemple dans un réseau de 32 amplificateurs de détection, dont chacun est connecté à des cellules de 1024 bits.
Effort élevé de simulation transitoire d'un cycle de lecture de cellule à un seul bit, car la simulation transitoire doit inclure les effets parasites de configuration d'une grande partie du circuit avec une grande précision.
L'analyse statistique doit être répétée plusieurs fois pour analyser l'effet de la taille du réseau, des paramètres macro pour les circuits d'auto-synchronisation, d'assistance et de boost.

La simulation SPICE Monte Carlo par force brute du cycle de lecture de chaque cellule dans une netlist de puces complète extraite après la mise en page permet de calculer l'estimation de rendement statistiquement correcte, mais avec un effort de simulation prohibitif. Dans le passé, des modèles de substitution ML pouvaient être utilisés pour guider l'échantillonnage, mais cela nécessitait encore un effort de simulation trop important pour une analyse approfondie des effets des paramètres de macro SRAM.

Infineon a désormais introduit une nouvelle approche en deux étapes pour simuler sa conception SRAM en utilisant la distance du pire cas (WCD).

L'analyse WCD consiste à créer un ensemble de simulation avec les Méchant outil pour une combinaison Vdd et une probabilité plus sigma. Au cours de ce processus, la valeur la plus défavorable du courant de lecture (Iread) est déterminée, puis la détermination du désaccord d'amplificateur de détection le plus défavorable. Enfin, une simulation transitoire est exécutée pour chaque paramètre de programmation automatique (PST), avec des cellules des pires cas rétro-annotées issues de l'analyse WCD.

Séparer l'analyse en deux étapes présente l'avantage que l'analyse statistique détaillée des sous-blocs est effectuée indépendamment dans de petites listes d'interconnexions avec un temps de simulation court, alors que seule une poignée d'exécutions transitoires lentes du circuit complet sont nécessaires pour déterminer si le pire ensemble est combiné. Les blocs -case réussissent ou échouent le cycle de lecture en fonction des différents paramètres de macro de haut niveau (RPST).

Dans le passé, une seule combinaison de blocs du pire cas était utilisée pour la simulation transitoire complète, par exemple une cellule binaire du pire cas de 6 sigma combinée à un amplificateur de détection du pire cas de 4 sigma. C'était rapide et suffisant pour la vérification mais trop pessimiste. Dans la nouvelle approche, plusieurs combinaisons sont testées et chaque point de rencontre sur la courbe d'équiprobabilité garantit un rendement total minimal, de sorte qu'un point de rencontre soit suffisant pour garantir le rendement et accepter la tension d'alimentation comme fonctionnant. De cette façon, le pessimisme est éliminé, de sorte que les taux de défaillance simulés correspondent très bien aux mesures du silicium.

Courbes d'équiprobabilité SRAM min — Courbes d'équiprobabilité SRAM

Les résultats de la simulation ont produit le tracé suivant où la valeur Vmin se trouve sur l'axe Y et le paramètre PST lu se trouve sur l'axe X.

Résultats de simulation Vmin min

Les mesures du silicium étaient très bien corrélées aux simulations, dans lesquelles les valeurs de Vmin sur les cycles de lecture et d'écriture étaient inférieures à 2 %, comme prévu en raison d'effets tels que la chute IR.

Résumé

Ce groupe d'Infineon a pu simuler et optimiser les valeurs de fonctionnement Vmin pour les conceptions SRAM en utilisant une méthodologie en deux étapes avec les outils MunEDA WiCkeD : WCD plus simulation transitoire. Des scripts Python ont été utilisés pour automatiser ces méthodes d'analyse, et cette fonctionnalité s'appelle GangWay. Grâce aux scripts, ils sont capables de configurer et de transférer vers de nouvelles architectures de mémoire, de reproduire rapidement les résultats de simulation et de transférer la tâche de vérification à d'autres ingénieurs.