जैसे-जैसे किसी भी प्रकार की मेमोरी बिट कोशिकाएं छोटी होती जाती हैं, कम मार्जिन और प्रक्रिया भिन्नता के कारण बिट त्रुटि दर बढ़ जाती है। बिट त्रुटियों को ध्यान में रखने और उन्हें ठीक करने के लिए त्रुटि सुधार का उपयोग करके इससे निपटा जा सकता है, लेकिन चूंकि अधिक परिष्कृत त्रुटि-सुधार कोड (ईसीसी) का उपयोग किया जाता है, इसलिए इसके लिए अधिक सिलिकॉन क्षेत्र की आवश्यकता होती है, जो बदले में लागत को बढ़ाता है।
इस प्रवृत्ति को देखते हुए, यह उभरता हुआ सवाल है कि क्या भविष्य में किसी बिंदु पर त्रुटियों को ठीक करने की लागत अगली पीढ़ी की मेमोरी कोशिकाओं की लागत बचत को रद्द कर देगी। सीधे शब्दों में कहें तो, अधिक मेमोरी क्षमता की मांग लगातार बढ़ रही है, लेकिन मेमोरी व्यवसाय में अंतर्निहित अर्थशास्त्र बदल रहा है, और इसका डिज़ाइन में उपयोग की जाने वाली मेमोरी के प्रकार, साथ ही समग्र चिप आर्किटेक्चर पर महत्वपूर्ण प्रभाव पड़ सकता है।
रणनीतिक उत्पाद विपणन के वरिष्ठ निदेशक स्कॉट हूवर ने कहा, "DRAM की लागत-प्रति-बिट स्केलिंग नोड-ओवर-नोड को समतल कर रही है, लेकिन किफायती, उच्च-प्रदर्शन वाली यादों की मांग कभी अधिक नहीं रही है।" नवाचार पर. "आईओटी, स्वायत्त ड्राइविंग और 5जी संचार सहित धर्मनिरपेक्ष ड्राइवर डेटा वॉल्यूम और एज कंप्यूट मांग में तेजी से वृद्धि कर रहे हैं।"
अन्य सहमत हैं. मेमोरी इंटरफेस के वरिष्ठ तकनीकी विपणन प्रबंधक हॉवर्ड डेविड ने कहा, "प्रत्येक मेमोरी डिवाइस पर अधिक बिट्स प्राप्त करने के लिए हमेशा एक अभियान रहेगा।" Synopsys. "और इसलिए विक्रेता कोशिकाओं के छोटे आकार के कारण होने वाली त्रुटियों को ठीक करने का सबसे लागत प्रभावी तरीका लेकर आएंगे।"
नियंत्रकों ने ऐतिहासिक रूप से त्रुटि सुधार की जिम्मेदारी ली है। यह बदल रहा है क्योंकि मेमोरी चिप एक बड़ी भूमिका निभाती है। चूंकि क्षमता बढ़ाने के लिए बिट-सेल सिकुड़न के अलावा अन्य तकनीकों का उपयोग किया जाता है, इसलिए नियंत्रकों को और अधिक जटिल होना चाहिए। फिलहाल, ईसीसी एक मजबूत तकनीक बनी हुई है। लेकिन यदि किसी विशेष मेमोरी तकनीक के साथ विश्वसनीयता बनाए रखना अब व्यवहार्य नहीं है, तो संभावना है कि वैकल्पिक मेमोरी तकनीकें इसकी जगह ले लेंगी।
सभी कंप्यूटिंग आर्किटेक्चर मानते हैं कि मेमोरी से जो कुछ भी प्राप्त किया गया है वह सही है। चूंकि मेमोरी डेटा के डाउनस्ट्रीम उपयोगकर्ता त्रुटियों से निपट नहीं सकते हैं, इसलिए यह मेमोरी सबसिस्टम पर निर्भर है कि वह अपनी त्रुटियों को ठीक करे ताकि बाकी सिस्टम इस पर भरोसा कर सके कि यह सही है। कम से कम, यदि कोई सुधार योग्य त्रुटि है, तो मेमोरी सबसिस्टम डेटा उपभोक्ता को सूचित कर सकता है।
मेमोरी त्रुटियाँ कम आम हुआ करती थीं। एक बड़ा योगदानकर्ता तथाकथित "सॉफ्ट एरर" या "सिंगल-इवेंट अपसेट (एसईयू)" था जो स्मृति पर हमला करने वाले अल्फा और अन्य ब्रह्मांडीय कणों के साथ बातचीत के कारण उत्पन्न हुआ था। त्रुटि का यह स्रोत अभी भी मौजूद है, लेकिन यह बाहरी है - यह स्मृति के लिए आंतरिक नहीं है।
आजकल, डेटा को पढ़ने और प्रसारित करने की प्रक्रिया ही त्रुटियाँ पैदा कर सकती है। यह एक हालिया घटना है, और जैसे-जैसे प्रक्रिया नोड्स और मेमोरी सेल आगे बढ़ रहे हैं, यह एक मुद्दा बनता जा रहा है।
जबकि त्रुटियों के विशिष्ट भौतिक कारण स्मृति प्रकारों के बीच भिन्न हो सकते हैं, स्मृति संचालन की बढ़ती अविश्वसनीयता अस्थिर और गैर-वाष्पशील दोनों प्रकार की यादों को प्रभावित कर सकती है। इसने प्रत्येक को अलग-अलग समय पर प्रभावित किया है, और इसलिए मौजूदा समाधान प्रकार के अनुसार भिन्न-भिन्न होते हैं। लेकिन, सिद्धांत रूप में, कोई भी स्मृति अंततः त्रुटियाँ उत्पन्न करने से प्रतिरक्षित नहीं है।
त्रुटियों के स्रोत
मोटे तौर पर, दो मुख्य तरीके हैं जिनसे आंतरिक त्रुटियाँ उत्पन्न हो सकती हैं। सबसे पहले बिट सेल को पढ़ते समय होता है। दूसरा तब होता है जब उस परिणाम को मेमोरी कंट्रोलर तक संचारित किया जाता है।
पढ़ने की प्रक्रिया में कुछ भौतिक घटनाओं को महसूस करना शामिल है, जैसे DRAM के लिए कैपेसिटर चार्ज, फ्लैश के लिए कई इलेक्ट्रॉन और नए के लिए विभिन्न प्रतिरोध गैर-वाष्पशील यादें (एनवीएम)। लेकिन उनमें से प्रत्येक को, बदले में, 1 और 0 के बीच कभी-कभी बेहतर अंतर का पता लगाने की आवश्यकता होती है। यदि किसी स्रोत से शोर गलत समय पर आता है, तो पढ़ा गया मान गड़बड़ा सकता है।
इस प्रकार की त्रुटियाँ अस्थायी हो सकती हैं. डेविड ने कहा, "हो सकता है कि इसमें कोई क्षणिक त्रुटि हो, यदि आप जाकर इसे दोबारा पढ़ेंगे तो यह ठीक हो जाएगा।" “परिष्कृत मेमोरी नियंत्रकों में पुनः प्रयास करने की क्षमता होती है। यदि हमें कोई त्रुटि मिलती है, लेकिन हम उसे ठीक नहीं कर पाते हैं, तो हम उसे दूसरा मौका दे सकते हैं।”
वहाँ एक पकड़ है घूंट, तथापि। क्योंकि इसका पाठ विनाशकारी है, पढ़ने के बाद इसकी सामग्री को पुनर्स्थापित करना होगा। यदि इसमें, मान लीजिए, 1 है, लेकिन वह गलती से इसे 0 के रूप में पढ़ता है, तो यह मान को 0 के रूप में "पुनर्स्थापित" करेगा, और अब त्रुटि स्थायी है।
एसटीटी-एमआरएएम भौतिकी में एक अंतर्निहित स्टोकेस्टिक घटक है, और इसलिए उन्हें पहले से ही त्रुटियों को ठीक करने की आवश्यकता है। लेकिन यह यह सवाल भी उठाता है कि क्या अन्य मेमोरी प्रकारों के साथ कोई सीमा है। इसलिए जब मार्जिन, इलेक्ट्रॉन गणना, या रीड ऑपरेशन का कोई अन्य पहलू काफी छोटा होता है, तो क्वांटम प्रभाव, जो स्वाभाविक रूप से स्टोकेस्टिक होते हैं, को ध्यान में रखना पड़ सकता है।
इन्फिनियन में रैम डिज़ाइन के वरिष्ठ निदेशक डेविड स्टिल ने कहा, "बहुत जल्द हम दसियों से सैकड़ों इलेक्ट्रॉनों में अंतर लाने जा रहे हैं।" "एक बार जब हम उस बिंदु पर पहुंच जाते हैं जहां हमें एक इलेक्ट्रॉन मिल जाता है, तो हमारा काम हो जाता है।"
डौग मिशेल, उपाध्यक्ष, रैम उत्पाद लाइन Infineon, ने नोट किया कि यह अनुमान लगाना कठिन है कि क्वांटम प्रभाव की सीमा कब घटित होने वाली है।
सिकुड़न के विकल्प
कुछ मामलों में, बिट सेल का आकार बराबर हो गया है। 3D नंदउदाहरण के लिए, बिट सेल को सिकोड़कर नहीं, बल्कि 3डी स्टैक में परतें जोड़कर क्षमता जोड़ने पर ध्यान केंद्रित किया गया है।
इसके अलावा, मौजूदा सेल कई बिट्स के लायक डेटा को समाहित करने के लिए आगे बढ़ रहे हैं। लेकिन यह उस रेंज को लेकर किया जाता है जो एक बार एक बिट को स्टोर करने और उसे विभाजित करने के लिए काम करती थी। घटते मार्जिन के समय में, इससे मार्जिन और भी कम हो जाता है, जिससे त्रुटियों की संभावना अधिक हो जाती है।
“टीएलसी (ट्रिपल-लेवल सेल्स) से क्यूएलसी (क्वाड-लेवल सेल्स), या एमएलसी (मल्टी-लेवल सेल्स) से टीएलसी में जाने के लिए बेहतर त्रुटि सुधार की आवश्यकता होती है, क्योंकि सिग्नल-टू-शोर अनुपात प्रति बिट्स की संख्या के रूप में बिगड़ जाता है। सेल बढ़ता है,'' ऑब्जेक्टिव एनालिसिस के मेमोरी विश्लेषक जिम हैंडी ने कहा।
चित्र 1: बहु-स्तरीय कोशिकाएँ एकल-बिट मान के लिए दी गई सेंस रेंज लेती हैं और इसे दो-बिट मान के लिए उप-विभाजित करती हैं। प्रत्येक उपखंड को शोर मार्जिन की आवश्यकता होती है, इसलिए उन मार्जिन को एकल-बिट कोशिकाओं के साथ उपलब्ध मार्जिन से कम कर दिया जाता है। स्रोत: ब्रायन मोयर/सेमीकंडक्टर इंजीनियरिंग
प्रक्रिया भिन्नता त्रुटियों से सुरक्षा की आवश्यकता में भी यह एक बड़ा योगदानकर्ता बनता जा रहा है।
एएमएस के उत्पाद प्रबंधन प्रमुख, सतीश बालासुब्रमण्यन ने कहा, "प्रक्रिया भिन्नता को 3- से 7-सिग्मा तक सटीक रूप से मॉडलिंग और सत्यापित करने की आवश्यकता है।" सीमेंस ईडीए. “3-सिग्मा और उससे ऊपर के लिए ब्रूट-फोर्स मोंटे-कार्लो सत्यापन चलाना संभव नहीं है, क्योंकि हमें लाखों/अरबों सिमुलेशन चलाने की आवश्यकता होगी। बिट-सेल विश्वसनीयता को सत्यापित करने के लिए डिजाइनरों को नई पद्धतियां अपनाने की आवश्यकता होगी।"
अंत में, जैसे-जैसे किसी भी मेमोरी को बड़ा किया जाता है, बाकी सब समान होने पर, त्रुटि का समग्र जोखिम केवल इसलिए बढ़ जाएगा क्योंकि अधिक बिट्स हैं जिन्हें गलत तरीके से पढ़ा जा सकता है।
संचार त्रुटियाँ
एक बार पढ़ने के बाद, एक मेमोरी वैल्यू को मेमोरी कंट्रोलर को प्रेषित किया जाना चाहिए, जो उपभोक्ताओं या डेटा के जेनरेटर से सभी पढ़ने और लिखने के अनुरोधों को लेने और यह सुनिश्चित करने के लिए ज़िम्मेदार है कि वे विश्वसनीय रूप से होते हैं।
लेकिन संचार बैंडविड्थ बढ़ रही है, जिससे यह अधिक संभावना है कि पारगमन में डेटा दूषित हो सकता है। चर्चा में चल रहे कुछ हाई-स्पीड प्रोटोकॉल के साथ यह विशेष रूप से सच है, जिसमें सिग्नलिंग प्रारूप के रूप में PAM-4 शामिल है। मल्टी-बिट मेमोरी सेल्स की तरह, PAM-4 वोल्टेज स्विंग लेता है जिसका उपयोग एक बिट के लिए किया जाता था और इसे चार में विभाजित करता है। इससे सिग्नलिंग मार्जिन कम हो जाता है, जिससे यह संभावना बढ़ जाती है कि नियंत्रक के रास्ते में थोड़ा सा दूषित हो जाता है।
"हम उच्च गति इंटरफेस प्राप्त करने के लिए JEDEC द्वारा प्रस्तावित PAM-4 डेटा मॉड्यूलेशन के साथ कई परीक्षण चुनौतियां देखते हैं," यूएस मेमोरी मार्केट के निदेशक एंथनी लुम ने कहा। हितैषी. "PAM-4 उच्च गति पर बहु-स्तरीय वोल्टेज तुलनित्र और परिशुद्धता के साथ-साथ लिखने और पढ़ने के संचालन के लिए कम-घबराने वाली घड़ियों की आवश्यकता को पूरा करता है।"
चित्र 2: PAM-4 सिग्नलिंग दो लगातार एकल-बिट प्रतीकों को लेती है और इसे एक एकल दो-बिट प्रतीक से बदल देती है। संबंधित नेत्र आरेख बहुत छोटे हैं, जिससे उन्हें खुला रखना अधिक चुनौतीपूर्ण हो जाता है। स्रोत: ब्रायन मोयर/सेमीकंडक्टर इंजीनियरिंग
कुछ लोग पूरी तस्वीर को - एक बिट सेल को पढ़ना और फिर उसे नियंत्रक में सफलतापूर्वक स्थानांतरित करना - एंड-टू-एंड विश्वसनीयता के रूप में संदर्भित करते हैं।
त्रुटियों का पता लगाना और उन्हें ठीक करना
त्रुटियों का पता लगाने के लिए सबसे अच्छी जगह चिप परीक्षण के दौरान होती है। उस बिंदु पर सबसे कमजोर हिस्सों को हटाया जा सकता है। लेकिन बिट्स की संख्या और संचार चैनल की बढ़ती चुनौतियों को देखते हुए यह भी कठिन होता जा रहा है।
वह त्रुटियों को ठीक करने के लिए सिस्टम को छोड़ देता है। पहले के वर्षों में, सरल समता का उपयोग किया जाता था। लेकिन समता त्रुटियों को ठीक नहीं कर सकती है, और यदि त्रुटियों की संख्या सम है, तो यह उनका पता नहीं लगा सकती है। अपनी अधिक जटिलता के बावजूद, ईसीसी ने अधिक उपयोगी दृष्टिकोण के रूप में कार्य किया।
ईसीसी में त्रुटियों से निपटने के लिए गणितीय तरीकों की एक विस्तृत श्रृंखला शामिल है। सबसे आम प्रकार हैमिंग कोड का उपयोग करता है, जो एक त्रुटि को ठीक कर सकता है और दो त्रुटियों का पता लगा सकता है। यह "एकल-त्रुटि-सही, दोहरा-त्रुटि-पहचान" दृष्टिकोण अक्सर संक्षिप्त रूप से SECDED होता है।
जैसे-जैसे प्रौद्योगिकी परिपक्व हुई है, ईसीसी विकसित हुआ है। सिनोप्सिस के डेविड ने कहा, "एसओसी स्तर पर ईसीसी की पहली पीढ़ी को SECDED किया गया था।" “दूसरी पीढ़ी पूरे उपकरण को सही कर सकती है। तीसरी पीढ़ी आंतरिक ईसीसी जोड़ रही है, और अब विश्वसनीयता की चौथी पीढ़ी दोषों को सीमित कर रही है [पुराने ईसीसी में गणितीय विसंगति से निपटना]।"
जबकि मुख्यधारा की यादों ने अंतरसंचालनीयता सुनिश्चित करने के लिए ईसीसी दृष्टिकोण को मानकीकृत किया है, यह तय करने में बहुत चर्चा होती है कि कितना ईसीसी प्रदान किया जाए। "क्या आप एकल-बिट सुधार करना चाहते हैं?" फिर भी पूछा. “क्या आप डबल-बिट सुधार करना चाहते हैं? डबल-बिट त्रुटि सुधार लगभग 25% ओवरहेड को प्रभावित करता है। और क्या आप इसे 128-बिट शब्द पर या 64-बिट शब्द पर करना चाहते हैं?"
गंभीर रूप से, ईसीसी डेटा और त्रुटि कोड बिट्स दोनों की सुरक्षा करता है। सिनोप्सिस में मेमोरी इंटरफ़ेस आईपी के उत्पाद विपणन निदेशक ब्रेट मर्डॉक ने कहा, "एल्गोरिदम एक बिट फ़्लिप को ठीक करने में सक्षम होगा या यह पता लगाने में सक्षम होगा कि मेमोरी में लिखे गए किसी भी बिट में दो बिट फ़्लिप किए गए हैं या नहीं।" "यह एक आवश्यक क्षमता है, क्योंकि हम यह अनुमान नहीं लगा सकते कि भंडारण के लिए उपलब्ध बिट्स में से कौन सा बिट समस्या वाला होगा।"
ईसीसी कार्य का बंटवारा
DRAM विकल्पों पर एक नज़र डालने से यह स्पष्ट करने में मदद मिलती है कि चिप और नियंत्रक चार अलग-अलग दृष्टिकोणों के साथ कैसे इंटरैक्ट कर सकते हैं।
सबसे आम दृष्टिकोण तथाकथित "साइड-बैंड" ईसीसी रहा है। इस दृष्टिकोण के साथ, DRAM पर प्रत्येक मेमोरी चिप का उपयोग डेटा को संग्रहीत करने के लिए पूरी तरह से किया जाता है। त्रुटि कोड संग्रहीत करने के लिए DIMM में अतिरिक्त चिप्स जोड़े जाते हैं। यह इनपुट बस को चौड़ा करता है ताकि डेटा और कोड एक ही समय में लिखे जा सकें। नियंत्रक डेटा लिखते समय कोड की गणना करने और रीड वैल्यू प्राप्त करते समय कोड को सत्यापित करने के लिए जिम्मेदार है।
हालाँकि यह कुछ प्रकार के DRAM के लिए काम करता है, LPDDR DRAM को एक अलग समाधान की आवश्यकता होती है क्योंकि यह 16-बिट बस का उपयोग करता है। पहली चिंता यह है कि साइड-बैंड मेमोरी जोड़ने पर यह बहुत बड़ी बस बन जाती है। दूसरा, कोड आम तौर पर 7 या 8 बिट होते हैं, जो 16-बिट मेमोरी संरचना का अकुशल उपयोग बनाता है। इसे डेटा और कोड के लिए समान मेमोरी चिप का उपयोग करके नियंत्रित किया जाता है।
इसे "इनलाइन" ईसीसी कहा जाता है। नियंत्रक को लिखने या पढ़ने के दो सेट करने होते हैं - एक डेटा के लिए और एक कोड के लिए, प्रत्येक एक्सेस में विलंबता जोड़कर। कुछ नियंत्रक अनुक्रमिक डेटा के लिए कई कोड को एक साथ पैक कर सकते हैं, जिससे एक साथ कई को पढ़ना या लिखना संभव हो जाता है। यदि अनुक्रमिक डेटा पहुंच सामान्य है, तो यह कोड के कारण होने वाली विलंबता को कम कर देता है।
उपरोक्त प्रत्येक मामले में, यह नियंत्रक है जो ईसीसी गणनाओं को संभालता है। "ऑन-चिप" ECC DDR5 के साथ नया है, और यह ECC को मेमोरी चिप के अंदर ही रखता है। नियंत्रक को भेजे जाने से पहले एकल त्रुटियों को ठीक किया जा सकता है। हालाँकि, यदि ट्रांसमिशन में कोई त्रुटि है, तो ऑन-चिप ईसीसी इसे पकड़ नहीं पाएगा। इसलिए साइड-बैंड ईसीसी अभी भी एंड-टू-एंड सुरक्षा के संयोजन में उपयोगी हो सकता है।
अंत में, "लिंक" ईसीसी केवल संचारित डेटा की सुरक्षा करता है। इसकी गणना लिंक के दोनों सिरों पर की जाती है और इसमें कोई संग्रहीत कोड शामिल नहीं होता है। ऑन-चिप और लिंक ईसीसी को एंड-टू-एंड कवर करने के लिए जोड़ा जा सकता है।
चक्रीय अतिरेक जांच (सीआरसी) यह जांचने के लिए एक और विकल्प है कि डेटा विश्वसनीय रूप से आया है या नहीं। लुम ने कहा, "जैसा कि हम डीडीआर6 और जीडीडीआर6/7 जैसी उच्च इंटरफ़ेस गति वाले उन्नत नोड्स में प्रगति कर रहे हैं, सीआरसी महत्वपूर्ण है।"
चित्र 3: चार प्रकार के DRAM ECC। (ए) साइड-बैंड ईसीसी, जहां कोड डेटा से अलग मेमोरी चिप में संग्रहीत होते हैं। (बी) इन-लाइन ईसीसी, जहां प्रत्येक चिप की आंतरिक मेमोरी को डेटा और कोड के बीच विभाजित किया जाता है। (ए) और (बी) दोनों के लिए, ईसीसी कार्य नियंत्रक में किया जाता है। (सी) इन-चिप ईसीसी, जहां पढ़ा गया डेटा नियंत्रक को भेजे जाने से पहले ईसीसी के साथ जांचा जाता है। अपने आप में, यह ट्रांसमिशन त्रुटियों को नहीं पकड़ता है। (डी) लिंक ईसीसी, जो ट्रांसमिशन त्रुटियों को पकड़ता है, लेकिन स्वयं सरणी त्रुटियों का पता नहीं लगाता है। (सी) और (डी) को शुरू से अंत तक कवरेज प्रदान करने के लिए एक-दूसरे या किसी अन्य तकनीक के साथ संयोजित करने की आवश्यकता है। स्रोत: ब्रायन मोयर/सेमीकंडक्टर इंजीनियरिंग
लागतों का लेखा-जोखा
ईसीसी दृष्टिकोण व्यापक रूप से भिन्न हो सकते हैं, लेकिन दृष्टिकोण जितना अधिक सक्षम होगा, कम्प्यूटेशनल रूप से उतना ही महंगा होगा। यदि हार्डवेयर में किया जाता है, तो इसका मतलब अधिक सिलिकॉन क्षेत्र है। यदि सॉफ़्टवेयर में किया जाता है, तो इसका अर्थ है अधिक CPU चक्र। उस ईसीसी की लागत मेमोरी चिप, नियंत्रक, या दोनों में हो सकती है।
लागत में कोड संग्रहीत करने के लिए आवश्यक अतिरिक्त मेमोरी शामिल है। यह कैसे किया जाता है इसके आधार पर, इसका अर्थ है या तो मेमोरी जोड़ना या डेटा के लिए संपूर्ण मेमोरी का उपयोग करने में सक्षम नहीं होना, क्योंकि इसका कुछ हिस्सा त्रुटि कोड के लिए उपयोग किया जाएगा।
ईसीसी सर्किट का परीक्षण स्वयं किया जाना चाहिए। के माध्यम से ऐसा तेजी से किया जा रहा है अंतर्निहित स्व-परीक्षण (BiST) पोर्ट मेमोरी ऐरे परीक्षण के विस्तार के रूप में। लुम ने कहा, "कई ईसीसी तकनीकें बीआईएसटी कार्यान्वयन की ओर रुझान कर रही हैं।" "अन्य लोग परीक्षक पर अधिग्रहीत ईसीसी डेटा को पोस्ट-प्रोसेस कर रहे हैं।"
अतिरेक और मरम्मत भी खराब बिट्स को उत्पादन से दूर रखने में मदद करते हैं, हालांकि वे एक बड़ी लागत के साथ भी आते हैं। स्टिल ने कहा, "हमने यह देखने के लिए कि क्या हम यह पहचान सकते हैं कि कमजोर बिट्स से छुटकारा पाने के लिए कौन सा बेहतर है, मरम्मत और अतिरेक बनाम ईसीसी का बहुत विश्लेषण किया है।" “कठिन विफलताओं के लिए, मरम्मत सबसे अच्छा तरीका है क्योंकि यह करना सबसे आसान है। हमने केवल कठोर बिट्स की देखभाल के लिए अपनी मरम्मत को कम करने की कोशिश की है और फिर बहुत अधिक ईसीसी [नरम त्रुटियों के लिए] पर जाते हैं।
अतीत में ईसीसी सर्किटरी की लागत नियंत्रक पर लागू होती थी। हालाँकि यह एक लागत बनी हुई है, इसे नियंत्रक में डालने से, नियंत्रक के दायरे में मेमोरी चिप्स की संख्या पर उस लागत का परिशोधन किया जाता है। DDR5 के साथ, वह लागत मेमोरी चिप में ही चली गई है, और इसलिए अब इसका परिशोधन नहीं किया गया है।
इसके अलावा, एक बुनियादी सवाल यह भी है कि ईसीसी कहां है। मिशेल ने कहा, "एक सिस्टम आर्किटेक्ट नहीं चाहता कि उसकी चिप में ईसीसी का निर्माण हो, क्योंकि वह इसे नियंत्रित करने और सिस्टम स्तर पर त्रुटियों को पहचानने में सक्षम होना चाहता है।"
बिट-सेल एक्सेस और डेटा ट्रांसमिशन दोनों की सुरक्षा की आवश्यकता के परिणामस्वरूप कई ईसीसी उदाहरण हो सकते हैं, जिससे लागत और बढ़ सकती है।
बड़ी यादों में त्रुटियों की दर अधिक होती है, लेकिन क्योंकि त्रुटि सुधार कोड मेमोरी के कुछ छोटे हिस्से पर लागू होते हैं - जैसे 128 बिट्स - जो दोहराए जाते हैं और लागत को प्रतिशत के रूप में नहीं बढ़ाना चाहिए। वास्तव में, ऑन-चिप ईसीसी के लिए, लागत कम हो जाती है क्योंकि एकल ईसीसी सर्किट को अधिक बिट्स पर परिशोधित किया जाता है।
इससे यह प्रश्न उठता है कि ईसीसी को कैसे विकसित करने की आवश्यकता है। जैसे-जैसे त्रुटियाँ अधिक होती जाती हैं, तब या तो लंबे कोड की आवश्यकता होती है, या डेटा के छोटे टुकड़ों की सुरक्षा के लिए छोटे कोड बनाने पड़ते हैं - जिसका लागत प्रभाव समान होता है। यदि बिट-सेल पहुंच तेजी से अविश्वसनीय हो जाती है, तो ईसीसी से जुड़ी ओवरहेड लागत बढ़ जाएगी।
यहाँ से कहाँ?
यह तेज़ मेमोरी कनेक्शन के अलावा प्रक्रिया माइग्रेशन को उच्च त्रुटि दर के सबसे संभावित स्रोत के रूप में छोड़ देता है। इस उद्देश्य के लिए, एक एकल मेमोरी सेल लेना और कई बिट्स को स्टोर करने के लिए इसका उपयोग करना भौतिक सिकुड़न के समान प्रभाव डालता है। मार्जिन कम होने से त्रुटियां होने की संभावना अधिक हो जाती है।
कुछ बिंदु पर मेमोरी को और सिकोड़ने से लागत बचाई जा सकती है, लेकिन वह मजबूत ईसीसी की बढ़ी हुई लागत से पूरी हो जाएगी जिसकी अंततः आवश्यकता होगी। आज चरम मामलों में 25% तक ओवरहेड और भविष्य में संभावित वृद्धि के साथ, यह अनुमान लगाया जा सकता है कि लागत बचत और लागत वृद्धि भविष्य की कुछ पीढ़ियों में एक दूसरे को रद्द कर सकती है। क्या इससे स्केलिंग का अंत हो जाएगा?
कुछ लोगों के लिए, यह मूर के नियम का एक और अंत जैसा लगता है - कुछ ऐसा जिसके लिए इसके बजाय एक अंत का आविष्कार किया गया है। मेमोरी ग्राहकों को वास्तव में इसकी परवाह नहीं है कि उन्हें जिस मेमोरी की आवश्यकता है वह कैसे काम करती है। उन्हें बस उस कीमत पर लगातार बढ़ती मात्रा में विश्वसनीय मेमोरी की आवश्यकता होती है जिसे उनका एप्लिकेशन आर्थिक रूप से समर्थन दे सके।
ईसीसी तकनीक बेहतर सुरक्षा प्रदान करने के लिए विविधीकरण कर रही हैं - कुछ मामलों में उच्च लागत या विलंबता पर - उन अनुप्रयोगों में जिन्हें इसकी आवश्यकता होती है। बाइनरी प्रोटेक्शन प्रोटोकॉल (बीसीपी) और लो-डेंसिटी पैरिटी कोड (एलडीपीसी) ऐसे उदाहरण हैं जिनका उपयोग चुनिंदा रूप से किया जा रहा है।
विभिन्न दृष्टिकोण मेमोरी चिप की शक्ति को प्रभावित कर सकते हैं, जो स्वयं विश्वसनीयता को प्रभावित कर सकता है। इन्फिनियन में रैम डिजाइन के प्रमुख इंजीनियर चेतन शर्मा ने कहा, "कम बिजली विश्वसनीयता में सुधार करती है, क्योंकि यह मेमोरी डाई के साथ इंटरफेस करने वाले नियामकों पर बोझ कम करती है।"
लेकिन वह दोधारी तलवार हो सकती है। शर्मा ने कहा, "जब हम बिजली बचाने के लिए लाइन से नीचे जाते हैं, तो हम बिट सेल में प्रक्रिया के साथ खेल रहे होते हैं।" “और एक बार जब आप इस प्रक्रिया के साथ खेलते हैं, तो इस बात की बहुत अधिक संभावना है कि आपका मार्जिन कम हो जाएगा। उन्हें नियंत्रित करने के लिए, हम मेमोरी के चारों ओर सर्किट लगाने का प्रयास करते हैं जो शक्ति को थोड़ा बढ़ा सकता है, समय को बढ़ा सकता है, और उस मार्जिन को वापस प्राप्त कर सकता है ताकि हम अभी भी विश्वसनीय मेमोरी प्रदान कर सकें। साथ ही, हम उन विशिष्टताओं में कुछ ढील दे रहे हैं जिनकी ग्राहक को आवश्यकता नहीं है ताकि हम पढ़ने या लिखने के चक्र को आराम देने और अधिक विश्वसनीयता प्राप्त करने के लिए आंतरिक समय के साथ खेल सकें।
NAND फ़्लैश ने लंबवत जाकर स्केलिंग चुनौती का समाधान किया है। DRAM भी भविष्य में ऐसा कर सकता है, हालाँकि प्रौद्योगिकीविदों को लगता है कि वर्तमान वास्तुकला में अभी भी और अधिक सुधार उपलब्ध हैं। यह DRAM को दीवार से टकराने से पहले संभावित रूप से अधिक जगह देता है।
अन्य तकनीकों को भी अपनाया जाता है। स्टिल ने कहा, "फ़्लैश दुनिया में, लोगों ने वियर-लेवलिंग जैसे काम करना शुरू कर दिया।" "विभिन्न प्रकार की मेमोरी के लिए इसे करने का दूसरा तरीका स्क्रबिंग या रिफ्रेश चक्र लगाना है।"
सिनोप्सिस के डेविड ने कहा, "हमारे पास एक बैकग्राउंड स्क्रबिंग फ़ंक्शन है जिसे हम बैंडविड्थ का 0.01% या इसके आसपास रखते हैं - दिन में कुछ बार या हर कुछ घंटों में एक बार।" "पूरी मेमोरी पढ़ी जाती है, और किसी भी बिट त्रुटि को ठीक किया जाता है।"
एनओआर फ्लैश इन मुद्दों से अछूता नहीं है और अगर इसे अपनी वर्तमान प्रौद्योगिकियों से आगे बढ़ना है तो उन्हें इन्हें संबोधित करने की आवश्यकता होगी। आईटीसी प्रेजेंटेशन में मैक्रोनिक्स के चिह-युआन लू ने कहा, "हम कम पावर वाले वर्टिकल दो-ट्रांजिस्टर एनओआर फ्लैश बिट सेल के साथ चीजों को बेहतर बना सकते हैं।" “हम 3डी स्टैकिंग भी कर सकते हैं। और हम इस संरचना में एक माइक्रो-हीटर लगा सकते हैं ताकि सहनशक्ति 100 मिलियन चक्र तक लंबी हो सके।
नियंत्रक यह जानने में भी अधिक परिष्कृत हो सकते हैं कि किन मेमोरी पंक्तियों को अधिक या कम बार-बार ताज़ा करने की आवश्यकता हो सकती है। डेविड ने कहा, "शायद अब से पांच साल बाद, अधिकांश डीआरएएम हर 32 मिलीसेकंड में ताज़ा हो जाएंगे, लेकिन नियंत्रक ने उन पंक्तियों की एक सूची बनाई है जिन्हें दो बार ताज़ा करने की आवश्यकता होगी।"
इन्फिनियन के शर्मा ने बढ़ती बिट-सेल अविश्वसनीयता से निपटने के लिए कुछ अन्य दृष्टिकोण सुझाए। "[आगे की तकनीकों में शामिल हैं] एरे डिज़ाइन में बिट फ़्लिपिंग/इंटरलीविंग शुरू करना और मेमोरी एक्सेस पैटर्न का विश्लेषण करना, मेमोरी एरे के विभिन्न विभाजनों पर पढ़ने या लिखने के समय को अनुकूलित करने के लिए कंपाइलर-आधारित तरीकों का उपयोग करना," उन्होंने कहा।
अंततः, मेमोरी विक्रेताओं और ग्राहकों के अलग-अलग एजेंडे होते हैं, और नए मानक निर्धारित होने पर बातचीत प्रभावी ढंग से चलती है।
डेविड ने कहा, "उपयोगकर्ता ऐसी चीज़ें चाहते हैं जो प्रदर्शन में सुधार लाएँ, और विक्रेता ऐसी चीज़ें चाहते हैं जो कीमत कम करें।" “विक्रेता हर उस चीज़ पर ज़ोर देंगे जिससे लागत ख़त्म हो जाएगी। और उपयोगकर्ताओं को यह बताना होगा कि वह चीज़ क्यों आवश्यक है।
कोई दूसरा उपाय ढूंढो
यदि उद्योग के पास हमारी वर्तमान प्रौद्योगिकियों पर विचार खत्म हो जाते हैं, तो उसे किसी और चीज़ की ओर बढ़ने की आवश्यकता हो सकती है। फ्लैश लंबे समय से एनवीएम दुनिया का प्रिय रहा है, लेकिन जैसे-जैसे इसकी स्केलिंग सीमाएं बढ़ती गईं, पीसीआरएएम, एमआरएएम और आरआरएएम (या रेरैम) जैसी अन्य एनवीएम प्रौद्योगिकियों पर काम शुरू हो गया।
स्टिल ने कहा, "वे बिट सेल के लिए ट्रांजिस्टर से अलग चीजों को देखना शुरू करते हैं।" “वे प्रतिरोधी तत्वों को देखते हैं। वे चुंबकीय स्विचिंग डिवाइस और स्पिन टॉर्क और एफआरएएम को देखना शुरू करते हैं। वे हिस्टैरिसीस और लौह-सामग्री को देखना शुरू करते हैं।
पीसीआरएएम इसे इंटेल के ऑप्टेन के रूप में पहले ही व्यावसायीकृत किया जा चुका है, लेकिन लागत एक मुद्दा रही है। एमआरएएम भी उपलब्ध हो रहा है, हालांकि इन सभी यादों की बड़ी जीत स्टैंड-अलोन मेमोरी से अधिक एम्बेडेड मेमोरी में है।
हूवर ने कहा, "नई सामग्रियां, एकीकरण योजनाएं और सिस्टम डिजाइन अत्यंत महत्वपूर्ण रहे हैं और रहेंगे।"
यदि एक तकनीक अपने जीवन के अंत के करीब पहुंचने लगती है, तो शोधकर्ता पुराने को बदलने के लिए नए तरीकों की तलाश करेंगे। यह एक जुआ है, क्योंकि मौजूदा प्रौद्योगिकियों के पास मूल अपेक्षा से कहीं अधिक समय तक टिके रहने का एक तरीका है - 3D NAND इसके लिए पोस्टर चाइल्ड है।
यह नई तकनीकों को गंभीर नुकसान में डालता है, क्योंकि वे अपने विनिर्माण सीखने की शुरुआत में हैं, जिससे उन्हें मौजूदा के मुकाबले लागत में नुकसान होता है। यदि पदधारी एक नई, दूरगामी सीमा स्थापित कर सकता है, तो नई प्रौद्योगिकियों को कुछ समय के लिए ठंडे बस्ते में डालना पड़ सकता है - शायद हमेशा के लिए।
किसी भी चिंता के बावजूद, इतिहास और नए विचारों की एक लंबी पाइपलाइन भविष्य में इस तरह की गणना को बहुत दूर धकेलती हुई प्रतीत होती है। इस बिंदु पर कोई भी ऐसे समय की कल्पना नहीं करता जब हमें रुकना होगा, चारों ओर देखना होगा और कहना होगा, "ठीक है, मुझे लगता है कि हमने मेमोरी स्केलिंग का काम पूरा कर लिया है!"
स्रोत: https://semiengineered.com/more-errors-more-correction-in-memories/
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