ASIC नेटवर्किंग उद्योग को प्रभावित करने वाले सबसे विघटनकारी मेगाट्रेड्स में आज इंटरनेट ऑफ थिंग्स (IoT), क्लाउड, और 4G / 5G नेटवर्क शामिल हैं। सभी उद्योग विशेषज्ञ इस बात से सहमत हैं 2020 से 2025, जुड़े उपकरणों के अरबों के दसियों डेटा एकत्र करने और ASIC आधारित नेटवर्किंग प्रणाली के लिए सॉफ्टवेयर-परिभाषित नेटवर्किंग (SDN) भर में भेज देगा।
आज, हम कहीं भी किसी भी डिवाइस कनेक्टिविटी, और कभी भी कंप्यूटिंग के युग में हैं, जिसमें घरों, औद्योगिक प्रणालियों, सुरक्षा कैमरों, बच्चे की निगरानी, स्वास्थ्य देखभाल, पहनने के उपकरण, और बहुत कुछ शामिल हैं। सेमीकंडक्टर उद्योग और नेटवर्किंग उद्योग के खिलाड़ी अगली पीढ़ी के आयो इनोवेशन युग के "बैकर्स" के रूप में कार्य करते हुए इस परिवर्तन के सूत्र में हैं।
सबसे बड़े वैश्विक नेटवर्किंग समाधान प्रदाताओं में से एक के सीईओ के अनुसार, "क्लाउड नेटवर्किंग उद्योग को प्रभावित करने वाला एकमात्र सबसे बड़ा रुझान है"। दूरसंचार ऑपरेटरों को अपने स्वयं के डेटा केंद्रों को क्लाउड से जोड़ने में मदद करने के अलावा, दूरसंचार ऑपरेटरों को अपने क्लाउड को बदलने और विकसित करने में नेटवर्किंग कंपनियों का काम है।
फिर से, सेमीकंडक्टर सॉल्यूशन कंपनियां आईसीएस, एम्बेडेड प्रोसेसर, कम लागत वाली पतली फिल्म चिप्स और अन्य नेटवर्किंग टूल के डिजाइन और निर्माण में लगी हुई हैं, जो नेटवर्किंग समाधानों का समर्थन करने के लिए क्लाउड की व्यावसायिक क्षमता को पूरा करने में मदद करती हैं। ग्राहक उच्च-अंत नेटवर्किंग समाधानों की मांग करते हैं, जो 2020 और उसके बाद के अभूतपूर्व क्लाउड बुनियादी ढांचे की आवश्यकताओं का सामना करेंगे।
यह ध्यान में रखा जाना चाहिए कि यद्यपि अर्धचालक नेटवर्किंग उद्योग शक्ति, प्रदर्शन और क्षेत्र में सुधार के लिए नई चुनौतियां प्रस्तुत करता है। में महत्वपूर्ण मील का पत्थर विकासशील ASIC इसे निर्धारित समय पर पूरा कर रहा है। चिप डिजाइन में, विभाजन, ज्यामिति उपयोग, मार्ग / संसाधन वितरण, और ब्लॉक निष्पादन की अपनी चुनौतियों का एक सेट है और प्रत्येक ब्लॉक गुणवत्ता भौतिक सत्यापन बंद होने पर बहुत अधिक निर्भरता है। मौजूदा तकनीक / प्रवाह इन अतिरिक्त जांचों को पूरा करने के लिए पर्याप्त नहीं होगा। डीआरसी की तरह पीडीवी चेक, ज्यादातर दोहरे पैटर्निंग परिचय के कारण बढ़ाए गए हैं।
साथ ही, लोअर ऑपरेटिंग वोल्टेज, IR और EM आवश्यकता के कारण पावर प्लानिंग अधिक महत्वपूर्ण हो गई है। उच्च परिचालन आवृत्ति और सेल के उच्च उपयोग के कारण, गतिशील आईआर ड्रॉप को बढ़ाया जाएगा। मौजूदा प्रवाह / तकनीकों का उपयोग डिज़ाइन को बंद करने के लिए किया गया है, चाहे वह सभी या कुछ कम प्रौद्योगिकी नोड पर लागू हों। इंजीनियरों को इस बात की पुष्टि करनी होगी कि किस तरह के चेक आवश्यक हैं। आइए हम कुछ समय के समापन, पीडीवी क्लोजर, परीक्षण और पैकेजिंग चुनौतियों और तकनीकों पर एक नज़र डालते हैं, जिसका उपयोग डिजाइन को एक कुशल तरीके से साइनऑफ़ करने के लिए किया जा सकता है।
चुनौतियां:
(ए) पावर प्लानिंग
पावर प्लानिंग किसी भी डिजाइन का सबसे महत्वपूर्ण और महत्वपूर्ण चरण है। अच्छी बिजली योजना आईआर और ईएम समस्याओं को रोकती है। कम प्रौद्योगिकी नोड में, जैसा कि डिजाइन अधिक घना हो जाता है, यह अधिक महत्वपूर्ण हो गया है क्योंकि धातु की परत स्टैकिंग बढ़ गई है। साथ ही, निचली परत की मोटाई कम हो गई है। कम ज्यामिति में, ऑपरेटिंग वोल्टेज में भी कमी आई है। इसलिए, पावर प्लानिंग मजबूत होनी चाहिए बेहतर आईआर और ईएम के लिए। कम प्रौद्योगिकी नोड में, परतों के ढेर के माध्यम से संख्या अधिक होगी। स्टैक के माध्यम से यह उच्च सिग्नल रूटिंग में समस्याएं पैदा कर सकता है। इसलिए स्टैक के माध्यम से एकल के बजाय, हम इसे मध्यवर्ती बिजली परतों के साथ विभाजित कर सकते हैं। यह हमें राउटिंग संसाधनों का कुशलतापूर्वक उपयोग करने और प्रभावी ढंग से बिजली वितरित करने की अनुमति देगा। आजकल, लगभग सभी डिवाइस पावर प्रबंधन के लिए पावर गेटिंग और स्विच पावर सप्लाई (एसपीएस) तकनीकों का उपयोग करते हैं। एसपीएस तकनीक में, बिजली कोशिकाओं का वितरण सभी एसटीडी के क्षेत्र को कवर करने के लिए समान है। सेल तर्क। पावर डोमेन बनाने के लिए स्विच्ड पावर ग्रिड के आगे विभाजन की संभावना है, जो पावर गेटिंग की ज्यामिति पर निर्भर करता है।
हमारे डिजाइन में हमने इस खंड में जल्दी वर्णित तकनीकों के साथ पीजी सुदृढीकरण का उपयोग किया है। जैसा कि हम जानते हैं कि निचली परतें अधिक प्रतिरोधक होती हैं, इसलिए उन परतों में सुदृढीकरण आईआर में बहुत मदद करेगा। हम केवल VIA3 / VIA5 / VIA1 सुदृढीकरण में 2-3 mV तक का लाभ प्राप्त कर सकते हैं जो कि कितने vias जोड़े गए हैं पर निर्भर करता है।
(बी) आईआर / ईएम
आईआर ड्रॉप के दो प्रकार हैं जिन्हें ध्यान में रखा जाता है। औसत वोल्टेज ड्रॉप को डिजाइन के लिए स्थिर आईआर ड्रॉप माना जा सकता है। जबकि कोशिकाओं के स्विचिंग से गतिशील IR ड्रॉप होता है। उच्च प्रौद्योगिकी नोड में, डिकॉउलिंग कैपेसिटेंस की पर्याप्त उपस्थिति के कारण, साइनऑफ़ विश्लेषण में स्थिर आईआर ड्रॉप उपयोगी था। जबकि गतिशील IR ड्रॉप जब एक समय में बड़ी मात्रा में लॉजिक स्विच करता है, जो कि चरम वर्तमान अनुरोध में बदल जाता है।
आईआर को हल करने की पारंपरिक विधि के अलावा, हमने समाधान के रूप में अपने डिजाइन में आईआर जागरूक प्लेसमेंट का उपयोग किया है। चैनल में रखे गए बफ़र / इनवर्टर आईआर ड्रॉप के प्रमुख स्रोत हैं, विशेष रूप से फीडथ्रू वर्चस्व वाले डिज़ाइन। एकमात्र चुनौती यह है कि कोशिकाओं को फैलाने के लिए ब्लॉक में पर्याप्त चैनल क्षेत्र होना चाहिए।
(ग) समय और पी.डी.वी.
साइनऑफ़ के लिए समय बहुत महत्वपूर्ण और महत्वपूर्ण जाँच है। इसमें संक्रमण उल्लंघन, सेटअप, पकड़, न्यूनतम पल्स चौड़ाई, क्लॉक गेटिंग चेक आदि शामिल हैं। कम ज्यामिति में, दिन-ब-दिन डिजाइन अधिक जटिल होता जा रहा है, इसलिए समय बंद करना मुश्किल हो गया है। हमने अपने डिजाइन में कुछ समय के मुद्दों का भी सामना किया है। अधिक विशिष्ट होने के लिए, समय के उल्लंघन में हमने सेटअप क्रिटिकल डिज़ाइन और अधिकतम ट्रांस, मैक्स_कैप, min_pulse_width जैसे DRVs का उल्लंघन किया है जैसा कि तालिका 1 में दिखाया गया है। सेटअप के लिए उल्लंघनकारी रास्तों की संख्या 350 थी और WNS -356 पीएस में पीएस। उल्लंघन को हल करने से पहले उपकरण। पकड़ ज्यादा प्रभावित नहीं है, केवल 20 रास्तों का उल्लंघन किया गया है। उपकरण सीमाओं के कारण, इन उल्लंघनों को हल करने के लिए हम एल्गोरिथ्म के माध्यम से चले गए हैं कि हम ईसीओ प्रवाह अनुभाग में चर्चा करेंगे। हमने ज्यादातर सेल साइजिंग पर ध्यान केंद्रित किया है और वीटी स्वैपिंग बफर डालने के साथ-साथ क्षेत्र को बढ़ाएंगे और साथ ही डिजाइन के मार्ग को भी प्रभावित करेंगे। टूल क्लॉक पथ में उल्लंघन को हल करने में सक्षम नहीं है क्योंकि यह स्पर्श करने के लिए सेट नहीं है, हमने सेटअप समय में सुधार करने के लिए पथ में इन्वर्टर जोड़ी बफर का उपयोग किया है। अभी भी एक रास्ता है, reg to reg पथ, जो उपकरण या मैन्युअल रूप से हल करने के लिए बहुत महत्वपूर्ण है। Max_trans और Max_cap उल्लंघन भी मिले हैं। ECO PT टूल को ठीक करने के बाद जब ICC टूल में इको रूट रन किया जाता है, तो सेटअप 30ps के साथ मिलता है और इन्ही रणनीतियों का उपयोग करके इन-टू-रेग और रेग से आउट पथ को हल करने के बाद सफलतापूर्वक डिज़ाइन को बंद कर सकता है।
पैरामीटर्स | लागत से पहले | लागत के बाद |
---|---|---|
अधिकतम | 5.140 (V) | 0.00 (एमईटी) |
मैक्स_फैनआउट | 0.00 (एमईटी) | 0.00 (एमईटी) |
मैक्स_कैप | 1.275 (V) | 0.00 (एमईटी) |
min_pulse_चौड़ाई | 141.677 (वी) | 141.677 (V) |
न्यूनतम_अवधि | 0.287 (एमईटी) | 0.00 (एमईटी) |
पैरामीटर REG2REG पथ | इससे पहले (ns) | (Ns) के बाद |
---|---|---|
डब्ल्यूएनएस सेटअप | -0.356 | -0.010 |
NVP | 350 | 1 |
डब्ल्यूएनएस पकड़ | -0.0027 | 0.00 |
NVP | 20 | 0 |
तालिका 1 का समय परिणाम
कम प्रौद्योगिकी नोड के लिए, पीडीवी चेक बढ़ा दिए गए हैं। शारीरिक जांच की आवश्यकता को पूरा करने के लिए अतिरिक्त शारीरिक कोशिकाएं होती हैं। दोहरे पैटर्निंग के कारण, विषम चक्र जैसे दोहरे पैटर्निंग से संबंधित डीआरसी चेक बढ़ा दिए गए हैं। इसके अलावा, उपज विश्लेषण को कम प्रौद्योगिकी नोड्स के लिए निष्पादित करने की आवश्यकता है।
उपरोक्त चुनौतियों का समाधान:
एसटीए फ्लो
डिजाइन के विभिन्न चरणों में सभी समय रास्तों का विश्लेषण / सत्यापन करने के लिए स्टेटिक टाइमिंग विश्लेषण बहुत महत्वपूर्ण और तेज़ तरीका है। सिमुलेशन जैसे समय विश्लेषण के अन्य तरीके डिजाइन के उस हिस्से को सत्यापित कर सकते हैं जिसके लिए हम प्रोत्साहन प्रदान करते हैं। अरबों फाटकों के साथ उन सभी समय मार्गों को सत्यापित करने के लिए बहुत धीमी है और हम समय का पूरी तरह से सत्यापन करने में सक्षम नहीं हैं। चित्रा 3. सभी आवश्यक इनपुट के साथ ही आउटपुट के साथ मूल एसटीए प्रवाह को दिखाता है जो टाइमिंग उल्लंघन और डीआरवी को हल करने के लिए पीएनआर टूल को फीड किया जाएगा। Synopsys द्वारा प्राइम टाइम की तरह STA टूल को गेट लेवल नेटलिस्ट, SDC, SPEF, SDF, लाइब्रेरी फाइल्स को इनपुट की जरूरत होती है। आउटपुट टाइमिंग रिपोर्ट और ECO tcl फाइल होगी, जिसे पीएनआर टूल को डिज़ाइन किया गया है ताकि समयबद्ध उल्लंघनों और DRVs को डिजाइन किया जा सके।
ईसीओ फ्लो
डिजाइन को शारीरिक रूप से लागू करने के बाद उल्लंघन को पूरा करने के लिए, इंजीनियरिंग परिवर्तन आदेश का उपयोग किया जाता है। इको फ्लो का उपयोग आपके टाइमिंग, डीआरवी, पावर, एरिया और अन्य बाधाओं को सुधारने के लिए किया जाता है जैसे पोस्ट प्लेसमेंट, पोस्ट सेंट, पोस्ट रूटिंग। ईको दो प्रकार के होते हैं, सभी लेयर इको और फ्रीज सिलिकॉन इको। मास्क पीढ़ी आमतौर पर सभी परत ईसीओ के बाद किया जाता है। टेपआउट चरण के बाद महत्वपूर्ण लागत को कम करने के लिए मुखौटा उत्पादन में धातु / बेस (सिलिकॉन) इको किया जाता है। ईसीओ प्रवाह का उपयोग करके उल्लंघन को हल करने के लिए एल्गोरिथ्म या तकनीक जो हमने उपयोग की है, उसे आंकड़ा 4 में दिखाया गया है। एक इनपुट के रूप में, हम तय किए जाने वाले पथ समूहों और पुनरावृत्तियों की संख्या प्रदान करते हैं। समय पथ का विश्लेषण करने के बाद, हम सुस्त <0 की जांच करेंगे। प्रत्येक उल्लंघन वाले मार्ग के लिए, हमें सेल की देरी के लिए जांच करनी होगी। प्रवाह में हम पहले DRV को हल करने के लिए चिपके रहते हैं और फिर टाइमिंग करते हैं।
मूल रूप से चार विधियां हैं जिनका उपयोग सेल साइजिंग, वीटी स्वैपिंग, बफर इंसर्शन और घड़ी नेटवर्क में इन्वर्टर बफर जोड़ी का उपयोग करके समय को हल करने के लिए किया जा सकता है। सेल साइजिंग विधि में, हम समय को बेहतर बनाने के लिए सेल को बदलने के लिए पथ सेल के उल्लंघन की वर्तमान ड्राइविंग शक्ति को प्राप्त कर सकते हैं और सेल को बदलने के लिए उच्च ड्राइविंग शक्ति सेल या वैकल्पिक काम सेल की उपलब्धता की जांच कर सकते हैं। यदि लाइब्रेरी में ऐसा कोई विकल्प या उच्च ड्राइव शक्ति सेल उपलब्ध नहीं है, तो हम दूसरी विधि के लिए जा सकते हैं जो वीटी स्वैपिंग है। वीटी स्वैपिंग में हम कॉम्बिनेशन सेल्स को ग्रिप करते हैं और उनके वीटी को ULVT में स्वैप करते हैं, जिससे टाइमिंग में भी सुधार होता है। तीसरी विधि बफर प्रविष्टि है, लंबे नेट को तोड़ने के लिए, जो नेट की समाई को प्रभावित करती है, और इसलिए सेल देरी। सभी ईको फिक्स होने के बाद, हमारे पास PNR टूल को चलाने के लिए अंतिम इको डेटा हो सकता है। एक ही ईसीओ प्रवाह हमारे डिजाइन में लागू किया गया है, परिणाम और प्रभाव की चर्चा समय और पीडीवी चुनौतियों वाले खंड में की गई है।
अन्य चुनौतियाँ:
(ए) कम पिन गणना परीक्षण कम कर दिया
चिप के आकार में 28nm, 16nm, 7nm, और उससे परे सिकुड़ने के कारण, यहाँ तक कि प्रोसेसर पर I / O पिनों की संख्या बढ़ जाती है जहाँ कई प्रकार के परीक्षण चक्रों में कई प्रकार के परीक्षण पैटर्न (अधिक तर्क गेट्स का परीक्षण किया जाना) लागू होते हैं उच्च परीक्षण गुणवत्ता प्राप्त करते हैं। पिन-काउंट की संख्या के उपयोग और समग्र परीक्षण समय में कमी को अधिक कुशल तरीके से सीमित करने के लिए, डीएफटी इंजीनियर पिन की गिनती की बढ़ती संख्या पर लागू करने के लिए नई परीक्षण तकनीकों की ओर रुख कर रहे हैं, और कुशल तरीके से पैटर्न को स्कैन करते हैं, जैसे जैसा कम-गिनती परीक्षण (RPCT) और अधिकतम गलती कवरेज भी प्राप्त करते हैं।
कम पिन काउंट परीक्षण कम करना एक प्रभावी समाधान है जो कम लागत वाले परीक्षकों का उपयोग करके गति परीक्षण पैटर्न के आवेदन की अनुमति देता है जो डिजाइन पर न्यूनतम प्रभाव के साथ गलती कवरेज और कार्यान्वयन परीक्षण समय को प्राप्त करने के लिए बहुत पिन-सीमित हैं।
(बी) पैकेजिंग जटिलता
पैकेजिंग की मूल भूमिका केवल चिप्स को सुरक्षित रखने के लिए थी, लेकिन एक जटिल SoC (ASIC) को विकसित करते हुए पैकेजिंग हर तरह से जटिल होती जा रही है।
सेमीकंडक्टर निर्माण प्रक्रिया में, चिप पैकेजिंग सबसे महत्वपूर्ण तत्वों में से एक है, जो नवाचार और जटिलता के साथ बाढ़ आ गई है और विशेष रूप से ट्रांजिस्टर के आकार में कमी आती है। पैकेजिंग के दौरान, कम प्रौद्योगिकी नोड्स दो स्थिति से गुजरती हैं: i) सील पैकेजिंग का रिसाव। ii) संपर्क में आने पर तार्किक संकेत ख़राब हो जाते हैं। ये नोड्स शुरू से अंत तक महत्वपूर्ण पैकेजिंग गतिविधियों से गुजरते हैं जिनमें शामिल हैं: वेफर-स्तरीय पैकेजिंग (नक़्क़ाशी लिथोग्राफी और इन्सुलेशन), बम्पिंग, फैन आउट, चिप स्टैकिंग, और अन्य तकनीकें जिन्होंने उच्च गति के लिए छोटे-फॉर्म-फैक्टर चिप्स में योगदान दिया है मोबाइल इलेक्ट्रॉनिक्स और अन्य प्रौद्योगिकियों में ग्राहक से अपेक्षित कार्यक्षमता।
निष्कर्ष
समय के साथ, कम प्रौद्योगिकी में धातु की मोटाई, पिच और सेल की ऊंचाई कम हो गई है, जिसने पावर प्लानिंग में नई जटिलता पेश की है। इसके अलावा, इसने नए IR / EM, टाइमिंग, PDV, कम पिन गणना परीक्षण और पैकेजिंग जटिलता चुनौतियों की शुरुआत की है। इन चुनौतियों से गुजरने के बाद पीएनआर, टाइमिंग फ्लो, पिन काउंट्स और पैकेजिंग को कस्टमाइज़ किया गया है, जो हमें कम टेक्नोलॉजी साइन ऑफ चैलेंज को कम करने में मदद करते हैं। अब तक हमने डिजाइन बंद करने के लिए सभी चुनौतियों और इसके समाधानों पर चर्चा की है ताकि इसे समय पर पूरा किया जा सके, जो कि किसी भी ASIC को विकसित करने के लिए महत्वपूर्ण उपलब्धि है। यदि आप कम बिजली ASIC डिजाइन सहायता के लिए देख रहे हैं, हम यहाँ मदद करने के लिए हैं!
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