Peningkatan baru-baru ini dalam penggunaan teknologi dan persaingan untuk memperoleh pasar global telah memojokkan industri untuk pindah ke simpul Teknologi yang lebih rendah dengan peningkatan yang lebih tinggi pada Transistor per die, sehingga menciptakan tantangan baru dalam pengujian manufaktur ASIC. Untuk mengatasi hal ini dan mencapai testabilitas yang lebih tinggi dalam perangkat SoC, berbagai struktur DFT dimasukkan dalam desain, seperti memori BIST, pemindaian, pemindaian batas untuk beberapa nama, ini menghasilkan peningkatan faktor desain ASIC seperti konsumsi daya selama mode uji, over-semua area waktu chip dan tester bersama dengan cakupan, hari demi hari. Tujuan artikel ini adalah untuk menyoroti metodologi yang berbeda mengurangi konsumsi daya selama ASIC pengujian pembuatan. Ini membedakan arsitektur & metodologi yang berbeda untuk mengoptimalkan konsumsi daya selama mode uji desain dengan implementasi. Ada sejumlah teknik untuk mengurangi konsumsi daya dengan alat EDA berbeda yang tersedia di industri. Artikel ini menjelaskan beberapa teknik "sadar daya", membahas dan membandingkan antara beberapa metode implementasi berbasis perangkat lunak & perangkat keras dengan salah satu "alat EDA Synopsys" yang diambil sebagai studi kasus.
I. PENDAHULUAN
Saat kita bergerak menuju node teknologi yang lebih rendah (165nm-> 130nm-> 90nm-> 65nm-> 28nm-> 20nm-> 16nm-> 10nm-> 7nm-> 5nm), transistor per luas unit ditingkatkan yang menghasilkan meningkatkan jumlah konsumsi arus per unit luas menyebabkan peralihan dan kebocoran yang lebih dinamis. Hal ini memaksa tim desain untuk memanfaatkan sejumlah strategi yang berhubungan dengan kekuasaan seperti yang ditunjukkan pada gambar.
Saat kerapatan cetakan meningkat, disipasi daya selama tes berbasis pemindaian lebih tinggi daripada mode fungsional, ini karena pola pengujian yang efisien menyebabkan persentase yang sangat tinggi dari logika yang dialihkan pada waktu tertentu [3] yang mengakibatkan tekanan yang lebih tinggi selama mode pengujian. Ini menciptakan kemungkinan kegagalan chip pada penguji karena beberapa chip akan meleleh kecuali blok yang berbeda ditutup pada waktu yang berbeda yang pada akhirnya menghasilkan waktu penguji yang lebih tinggi.
Selain itu, kebocoran arus mulai meningkat yang menghasilkan pembuangan panas, karena transistor secara fisik padat satu sama lain, panas ini terjebak di antara sirip. Efek ini juga dapat menyebabkan degradasi chip sebagai akibat dari berbagai efek termal. Hal ini juga dapat menyebabkan hilangnya keandalan suatu perangkat karena konduktor terkena erosi intensif. Dengan demikian, memahami faktor negatif seperti itu dan menemukan obat yang cocok juga sama pentingnya.
II METODOLOGI YANG BERBEDA UNTUK OPTIMISASI DAYA DAYA
Ada banyak Teknik yang diusulkan, diuji dan diimplementasikan sampai batas tertentu di seluruh industri untuk mengurangi kehilangan daya selama transisi shift dalam mode pengujian. Menerapkan ini pada proyek langsung adalah tantangan yang lebih besar karena persyaratan desain asli beserta biaya overhead dan waktu pengetesan akan sangat dipertimbangkan. Secara luas metode ini dapat dikategorikan sebagai berbasis Perangkat Keras dan Berbasis ATPG (Berbasis Perangkat Lunak).
Teknik reduksi daya target yang didasarkan pada perangkat keras berlaku selama Pemindaian Pindai dan Berbasis Perangkat Lunak selama pembuatan pola. Solusi berbasis SCAN / Perangkat Keras yang ada mengharuskan untuk mempartisi arsitektur rantai pemindaian dan menguji satu partisi sekaligus atau memasukkan perangkat keras tambahan ke dalam desain. Arsitektur berbasis partisi dicapai dengan memecah segmen pemindaian unit menjadi beberapa segmen. Sehingga hanya segmen pemindaian dalam jumlah tertentu yang dapat diaktifkan dalam satu waktu.
Cara pemisahan yang lebih baik dicapai melalui pemisahan panjang yang bijaksana untuk menjaga siklus pergeseran pemindaian tetap sama di semua segmen pemindaian. Dengan menggunakan gerbang pengontrol eksternal, transisi rantai pindai yang tidak perlu dapat dicegah dengan menyebar ke sirkuit. Karena itu, penurunan kinerja dapat diamati, karena berdampak pada penundaan jalur kritis [7]. Jadi pada akhirnya teknik-teknik ini menindak untuk berkompromi di salah satu dari 3 fasilitas desain utama (Area, Daya & waktu penguji) yang mengurangi daya pada akhirnya mengarah ke peningkatan ukuran Area atau peningkatan waktu Penguji. Para desainer perlu memutuskan aspek mana yang akan dikompromikan dan diprioritaskan.
Di bawah ini mencantumkan beberapa teknik di mana pengoptimalan daya dicapai tetapi dengan mengorbankan Area atau Waktu.
A. SCAN / Berbasis perangkat keras
Teknik Shift Power Groups: Salah satu metode yang digunakan secara luas di industri adalah penggunaan teknik Shift Power Groups. Teknik ini digunakan untuk mengurangi konsumsi daya selama metodologi Penyisipan pemindaian. Ini dicapai dengan memasukkan gerbang AND pada keluaran dekompresor sebelum setiap rantai pindai terkompresi. Rantai diberi gerbang dalam kelompok yang dikendalikan oleh rantai shift power control (SPC) [4], seperti yang ditunjukkan pada gambar di bawah.
Grup kontrol SPC adalah grup sinyal kontrol khusus yang aktif hanya selama periode pergeseran durasi mode uji aktif. Kontrol ini diaktifkan selama pengujian pemindaian berbasis kompresi yang dibuat selama Penyisipan Pindai. Meskipun ini diterapkan setelah blok dekompresor dan sebelum rantai pindai, ini tidak merupakan bagian dari rantai pindai atau logika Kompresi. Sebaliknya, itu adalah rantai eksternal (tidak terkompresi) di luar logika codec.
SPC berisi rantai register, yang berisi nilai-nilai mask grup untuk pola selanjutnya. Dengan demikian dengan memprediksi kait bayangan pola sekarang dan selanjutnya mempertahankan bit yang ada dalam nilai-nilai topeng untuk scan-in dari pola berikutnya. Grup bertopeng memuat nilai konstan ke dalam rantai mereka, yang mengurangi aktivitas beralih keseluruhan. Rantai SPC sekali lagi tidak bisa menjadi bagian dari rantai kompresi karena mengompresnya akan menyebabkan pintu itu sendiri sehingga mencegahnya memuat pola yang andal.
Teknik output gating fungsional: Bahkan selama fase pemindaian pergeseran tes DFT-scan, pola yang dimuat akan memicu jalur fungsional dan menyebabkan beralih untuk setiap shift sehingga menyebabkan logika fungsional selalu dalam keadaan aktif bahkan saat tidak dalam mode tangkap [1] . Hal ini dapat mengakibatkan hilangnya daya dinamis yang besar dan menyebabkan konsumsi daya yang tidak perlu.
Seperti dijelaskan di atas pada bagian pendahuluan, peningkatan konsumsi daya dapat mempengaruhi kualitas chip dalam hal hasil. Ini dapat merusak seluruh chip. Dengan menggunakan teknik penekan gating keluaran fungsional, alat EDA yang berbeda dapat membantu memodifikasi struktur desain atau perancang dapat memodifikasi sendiri sedemikian rupa sehingga dapat mengontrol aktivitas bergantian dalam penyisipan pemindaian. Satu cara normal untuk melakukannya adalah dengan mengimplementasikan logika AND-gating atau OR-gating, bergantung pada nilai konstan mana yang paling mengurangi toggling dari sinyal ungated lain yang memasuki kerucut logika fan-out.
Seperti yang ditunjukkan pada gambar di bawah ini, gerbang AND dimasukkan antara Scan flop out (SOUT) dan Functional IN. Kontrol untuk ini dapat dicapai dengan menggunakan sinyal yang sudah ada Scan Enable (SE) sehingga saat dalam mode shift jalur fungsional akan di-gated OFF dan sementara dalam mode Capture, gerbang memungkinkan aliran pola yang diperlukan ke dalam logika fungsional.
Sinyal SE bertindak sebagai sinyal kontrol untuk switching karena selama mode Shift akan menjadi tinggi dan selama mode Capture, itu akan rendah sehingga secara otomatis memungkinkan untuk aksi switching dari logika gating Fungsional.
Metode ini hanya menggunakan sejumlah kecil overhead area tambahan dan merupakan salah satu metode terbaik yang diterapkan di seluruh industri. Dikatakan bahwa itu tidak berarti metode ini bebas dari kekurangan dan tantangan, salah satu pertimbangan utama yang perlu diperhatikan adalah selama implementasi pengujian model kesalahan Transisi.
Alasan utama, ini memperkenalkan keterlambatan gerbang tambahan di jalur fungsional sehingga penutupan waktu harus dilakukan untuk gerbang ini juga mempertimbangkan untuk berada di jalur fungsional. Kedua, metode transisi LOS memiliki kelemahan besar karena pergeseran terakhir dari pola tersebut bertindak sebagai pulsa Peluncuran dan diikuti melalui jalur fungsional, tetapi jika gerbang Fungsional dalam keadaan tidak aktif maka tidak ada bit uji yang tepat yang dimuat ini mungkin terjadi karena selama shift terakhir yaitu fase peluncuran Pindai Aktifkan akan Tinggi sehingga mendorong gerbang fungsional untuk bertindak dalam mode tidak aktif. Jadi logika tambahan lagi akan diperlukan untuk menyelesaikan ini, pada akhirnya menghasilkan lebih banyak ruang.
Teknik modifikasi rantai pemindaian: Untuk mencapai paralelisme dalam pengujian dengan daya uji puncak yang lebih rendah, teknik modifikasi rantai pemindaian [9] menggabungkan hal ini dengan sedikit memodifikasi rantai pemindaian berdasarkan analisis set tes yang dibuat sebelumnya. Di sini pengurangan daya uji dapat dicapai dengan memasukkan gerbang logika di antara FF pemindaian. Karena penyisipan gerbang logika ini hanya ada di jalur pemindaian, tidak ada penundaan gerbang yang diinduksi ke jalur kritis atau fungsional. Dengan demikian menjamin tidak ada gangguan dengan operasi normal juga.
Penyisipan gerbang logis dalam rantai pindai tergantung pada hasil analisis. Tetapi penyisipan ini harus bersifat bijective, harus berhati-hati sehingga set pengujian ini tidak menghasilkan ketergantungan apa pun pada data pengujian. Penyisipan harus sedemikian rupa sehingga tidak menghasilkan nilai kontrol dan pemetaan vektor uji harus berbeda dengan rangsangan. Contoh untuk metode ini dijelaskan sebagai berikut: Inverter, antara dua sel pindai, mengharuskan transformasi data uji aktual yang melewati gerbang ini; harus diperhatikan bahwa tidak ada perubahan antara bit data asli dan yang dinegasikan yang melewati inverter. Transisi antara hanya dua bit ini dinegasikan dan diharapkan seperti itu, dan seharusnya tidak mempengaruhi transisi lainnya. Dengan demikian dapat dianggap bahwa modifikasi ini adalah pelestarian transisi dengan hanya data bit uji yang memiliki dampak lokal.
Analisis dilakukan dengan mendekomposisi data uji menjadi blok-blok 3 bit dan estimasi daya transisi dihitung untuk semua 8 kombinasi yang terbentuk dari 3-bit ini, kemudian modifikasi dengan transisi minimum diimplementasikan ke fragmen rantai pindai yang sesuai.
Metode ini memastikan pengurangan daya uji yang lebih tinggi dengan sedikit overhead area. Karena untuk mengimplementasikannya agar dapat digunakan secara maksimal, semua fragmen rantai pindai harus dianalisis dan dicoba untuk mendapatkan modifikasi rantai pindai yang ideal. Karena itu metode ini dapat diimplementasikan untuk desain dengan fragmen rantai pindai yang lebih rendah dan menerapkannya untuk desain dengan elemen rantai pindai yang besar menghasilkan waktu implementasi DFT yang diperpanjang yang mungkin tidak ideal dalam banyak kasus.
Membekukan Bit RTL Sensitif-Daya: Membekukan Bit RTL yang Sensitif Daya adalah metode untuk mengurangi aktivitas switching dengan menghentikan stagnasi segmen kecil semua FF di Level RTL. Bahkan dengan overhead area yang lebih rendah, aktivitas pengalihan dapat sangat dikurangi. [8]. Anggaran desain berbanding lurus dalam menentukan bit pembekuan. Dibandingkan dengan metode lain, yang membekukan FF ini di tingkat gerbang, penutupan waktu dapat lebih mudah dipenuhi. Di tingkat gerbang, analisis pewaktuan STA perlu dijaga dengan baik untuk memeriksa bahwa pewaktuan FF tidak terpengaruh oleh metodologi pembekuan. Juga di tingkat RTL, kami dapat memungkinkan alat sintesis untuk memperbaiki pengaturan waktu dan menutupnya di bagian belakang.
B.Teknik Berbasis ATPG / Perangkat Lunak:
Teknik pembekuan input primer: Salah satu teknik sadar daya selama pembuatan vektor uji adalah membekukan bagian input primer yang dapat mengurangi transisi yang dibuat selama aplikasi pengujian untuk menghemat jumlah total transisi yang terjadi [6]. Kapasitansi keluaran akan diisi / dibuang oleh daya dinamis untuk setiap gerbang seperti di bawah ini;
Dimana kapasitansi beban dinamai sebagai Cload, VDD adalah tegangan suplai, Tcyc adalah periode jam global, dan NG adalah jumlah total transisi keluaran gerbang (0 -> 1 atau 1 -> 0). Sesuai persamaan; pengurangan besar daya akan terjadi karena, penurunan beberapa variabel dalam persamaan disipasi daya (Pd) di atas. Transisi yang tidak valid selama penerapan uji adalah transisi yang terjadi di bagian kombinasional dari rangkaian yang diuji saat menggeser respons uji dan menggeser vektor uji berikutnya. (Juga tidak berdampak pada efisiensi pengujian karena tidak ada data berguna yang berdampak pada efisiensi pengujian pada keluaran & masukan. Selain itu, nilai masukan utama tidak relevan selama menggeser tanggapan pengujian.
Teknik pergeseran anggaran daya: Salah satu teknik ATPG berbasis Perangkat Lunak adalah metodologi yang sadar-daya. Di sini fanout dari semua jam-gating terstruktur dihitung dan vektor uji dibuat dengan mempertimbangkan hasil ini. Teknik ini [2] diterapkan dengan baik di semua vendor alat EDA modern. Dalam satu aliran alat (Synopsys), perhitungan struktur clock-gating dilakukan dalam tahap DRC yang kemudian membantu dalam menghasilkan pola uji dengan menetapkan tangkapan dan menggeser anggaran daya dalam hal persentase. Ia mengontrol aktivitas bergantian dalam desain dengan mengambil upaya tenaga dan anggaran sesuai kriteria desain.
Daya-kendala-penjadwalan-tes: Salah satu cara paling mudah untuk menerapkan dan teknik yang banyak digunakan untuk uji pengurangan daya adalah metode "penjadwalan tes". Keuntungannya cukup dengan memenuhi 2 tujuan yaitu mengurangi daya uji dan juga mengelola sumber daya. Teknik ini [5] terutama diterapkan dengan mempertimbangkan sumber daya, karena dalam kebanyakan kasus tidak semua pengujian dapat diterapkan sekaligus, ambil contoh SoC dengan blok level L2 L3 multi tetapi hanya dengan 8 10 port pemindaian tingkat atas, itu mungkin tidak dapat menjalankan pengujian di semua blok pada satu instance tertentu. Karenanya penjadwalan pengujian untuk beberapa blok pada satu waktu memberikan keuntungan manajemen sumber daya serta secara otomatis mengurangi tekanan konsumsi daya SoC. selama pengujian.
Metode "batasan-daya-penjadwalan-pengujian" [D] menggunakan penjadwalan pengujian ini dengan cara yang lebih struktural, dengan mengembangkan algoritme untuk mengelompokkan kasus pengujian yang serupa dan menjadwalkannya bersama-sama untuk pengurangan daya yang lebih tinggi selama pengujian. Metode ini diarsipkan terutama dengan mengikuti 3 langkah. Pertama adalah menemukan satu set lengkap tes yang kompatibel dengan waktu dengan informasi disipasi daya yang terkait dengan setiap tes.
Kemudian menggunakan tes ini, daftar yang berisi tes yang kompatibel dengan daya diekstraksi. Dan akhirnya, pendekatan tabel penutup minimum untuk menemukan penjadwalan tes yang optimal digunakan. Karena keuntungan sudah mencukupi, bukan berarti bebas dari efek negatif lainnya. Salah satu aspek desain utama yang memiliki efek merusak adalah waktu penguji. Lebih banyak penjadwalan lebih banyak waktu yang dibutuhkan untuk pengujian.
AKU AKU AKU. STATISTIK IMPLEMENTASI
A. Statistik Berbasis Perangkat Keras
Statistik berbasis perangkat keras ini mencakup salah satu penerapan teknik modifikasi rantai pindai seperti yang dijelaskan pada bagian pendahuluan. Ini berisi laporan analisis detail dalam tiga faktor utama seperti area, kekuatan dan cakupan tes yang mempengaruhi metodologi tes.
1) Statistik Wilayah
2) Statistik Konsumsi Daya
3) Statistik Cakupan Tes
B. Statistik Berbasis Perangkat Lunak
Kami telah melakukan studi kasus pada salah satu teknik sadar daya berbasis ATPG vendor EDA untuk mengurangi aktivitas toggling selama pemindaian dan membandingkan perilaku sebenarnya termasuk statistik yang berbeda seperti yang ditunjukkan pada gambar 9. Ini berisi 2 faktor utama, yang dipengaruhi oleh menggunakan metodologi ini. Karena ini adalah salah satu teknik berbasis perangkat lunak, area fisik tidak terpengaruh.
1) Statistik Konsumsi Daya secara keseluruhan
2) Uji statistik cakupan
IV. KESIMPULAN
Dari analisis, kami menyimpulkan salah satu parameter yang paling terpengaruh selama DFT adalah konsumsi daya shift pada node teknologi yang lebih rendah. Seperti yang dapat kita lihat pada bagan di bawah ini, bagaimana teknik yang berbeda menyebabkan penurunan konsumsi daya dengan beberapa kelemahan parameter sebagai penurunan kecil dalam cakupan pengujian dan sedikit overhead area. Juga, kami dapat mengatakan bahwa kesalahan yang disebabkan oleh waktu atau masalah daya selama pengujian pemindaian mungkin tidak pernah terjadi selama mode operasi fungsional dan akan menyebabkan kehilangan hasil yang tidak perlu, ini adalah masalah besar bagi industri. Makalah ini mencakup teknik berbasis Hardware dan Software dengan statistik detail.
REFERENSI
[3] https://www.design-reuse.com/articles/32262/low-power-design-for-testability.html.
[4] Mengurangi konsumsi daya dalam desain dftmax ultra.
[5] Richard M Chou, Kewal K Saluja, dan Vishwani D Agrawal. Penjadwalan tes batasan daya. Dalam VLSI Design, 1994, Proceedings of the Seventh International Conference on, halaman 271โ274. IEEE, 1994.
[6] V Dabholkar, S Chakravarty, I Pomeranz, dan SM Reddy. Teknik untuk mengurangi disipasi daya selama aplikasi pengujian di sirkuit pindai penuh. Transaksi IEEE pada CAD, 17 (12): 1325โ1333, 1998.
[7] Stefan Gerstendรถrfer dan Hans-Joachim Wunderlich. Konsumsi daya yang diminimalkan untuk bist berbasis pemindaian. Jurnal Pengujian Elektronik, 16 (3): 203-212, 2000.
[8] P Giribabu dan G Sunil. Pendekatan berbasis Dft untuk mengurangi aktivitas peralihan selama pergeseran pemindaian.
[9] Ozgur Sinanoglu, Ismet Bayraktaroglu, dan Alex Orailoglu. Uji pengurangan daya melalui minimalisasi transisi rantai pindai. Dalam Simposium Tes VLSI, 2002. (VTS 2002). Proceedings 20th IEEE, halaman 166โ171. IEEE, 2002.
samil modi, Janki Chauhan & Sanketh Aipanjiguly
Atas perkenan: Design & Reuse.com
- 420
- Akun
- Tindakan
- aktif
- Tambahan
- Keuntungan
- alex
- algoritma
- analisis
- Aplikasi
- aplikasi
- arsitektur
- DAERAH
- artikel
- asic
- TERBAIK
- CAD
- yang
- studi kasus
- kasus
- Menyebabkan
- disebabkan
- menantang
- keping
- Keripik
- penutupan
- kompetisi
- Konferensi
- konsumsi
- membuat
- terbaru
- data
- hari
- menunda
- keterlambatan
- Mendesain
- perancang
- rinci
- penggerak
- efisiensi
- Kegagalan
- Angka
- Akhirnya
- Pertama
- Memperbaiki
- aliran
- bentuk
- Gratis
- Membekukan
- penuh
- Gates
- Aksi
- Kelompok
- Perangkat keras
- di sini
- High
- Menyoroti
- Seterpercayaapakah Olymp Trade? Kesimpulan
- HTTPS
- besar
- IEEE
- gambar
- Dampak
- Termasuk
- Meningkatkan
- industri
- industri
- informasi
- Internasional
- IT
- pemeliharaan
- besar
- jalankan
- memimpin
- Tingkat
- Leverage
- Daftar
- daftar
- memuat
- lokal
- utama
- pengelolaan
- Pasar
- masker
- logam
- model
- pindah
- node
- urutan
- Lainnya
- kertas
- pola
- prestasi
- port
- kekuasaan
- menyajikan
- mencegah
- memprojeksikan
- kualitas
- menurunkan
- laporan
- Persyaratan
- sumber
- tanggapan
- Hasil
- Run
- pemindaian
- set
- pengaturan
- bayangan
- Share
- bergeser
- Ukuran
- kecil
- So
- Perangkat lunak
- Solusi
- MEMECAHKAN
- Space
- Tahap
- Negara
- statistika
- tekanan
- Belajar
- menyediakan
- Teknologi
- uji
- pengujian
- tes
- panas
- waktu
- Transaksi
- Transformasi
- Ultra
- nilai
- vendor
- Menghasilkan