Megatren yang paling mengganggu yang memengaruhi industri jaringan ASIC saat ini termasuk Internet of Things (IoT), Cloud, dan jaringan 4G / 5G. Semua pakar industri sepakat itu dari 2020 ke 2025, puluhan miliar perangkat yang terhubung akan mengumpulkan data dan mengirimkannya melalui jaringan yang ditentukan perangkat lunak (SDN) ke sistem jaringan berbasis ASIC.
Saat ini, kita berada di era di mana saja konektivitas perangkat, dan komputasi kapan saja, termasuk aplikasi untuk rumah tangga, sistem industri, kamera keamanan, pemantauan bayi, perawatan kesehatan, perangkat yang dapat dikenakan, mobil, dan banyak lagi. Industri semikonduktor dan pemain industri jaringan berada dalam pergolakan transformasi ini, bertindak sebagai "pendukung" dari era inovasi IoT generasi berikutnya.
Menurut salah satu CEO dari salah satu penyedia solusi jaringan global terbesar, "Cloud adalah tren tunggal terbesar yang berdampak pada industri jaringan". Ini adalah tugas perusahaan jaringan untuk membantu operator telekomunikasi mengubah dan menumbuhkan cloud mereka, selain membantu perusahaan menghubungkan pusat data mereka sendiri ke cloud.
Sekali lagi, perusahaan solusi semikonduktor terlibat dalam desain dan fabrikasi IC, prosesor tertanam, chip film tipis berbiaya rendah, dan peralatan jaringan lainnya, yang membantu dalam memenuhi potensi bisnis cloud untuk mendukung solusi jaringan. Klien menuntut solusi jaringan canggih, yang akan tahan terhadap persyaratan infrastruktur cloud yang fenomenal pada tahun 2020 dan seterusnya.
Harus diingat bahwa meskipun industri jaringan semikonduktor menghadirkan tantangan baru untuk meningkatkan daya, kinerja, dan area. Tonggak penting dalam mengembangkan ASIC merekamnya sesuai jadwal. Dalam desain chip, partisi, penggunaan geometri, perutean / distribusi sumber daya, dan eksekusi blok memiliki tantangannya sendiri dan ada ketergantungan yang sangat besar pada setiap penutupan verifikasi fisik kualitas blok. Teknik / aliran yang ada tidak akan cukup baik untuk memenuhi pemeriksaan ekstra ini. Pemeriksaan PDV seperti DRC, telah ditingkatkan karena sebagian besar pengenalan pola ganda.
Selain itu, perencanaan daya menjadi lebih penting karena persyaratan tegangan operasi, IR, dan EM yang lebih rendah. Karena frekuensi operasi yang lebih tinggi dan penggunaan sel yang lebih tinggi, penurunan IR dinamis akan meningkat. Aliran / teknik yang ada yang telah digunakan untuk menandatangani desain, apakah semua atau sebagian akan diterapkan pada node teknologi yang lebih rendah. Insinyur harus memastikan jenis pemeriksaan yang diperlukan. Mari kita lihat beberapa teknik dan tantangan penutupan waktu, penutupan pdv, pengujian, dan pengemasan, yang dapat digunakan untuk menandatangani desain dengan cara yang efisien.
Tantangan:
(A) Perencanaan daya
Perencanaan daya adalah tahap paling kritis dan penting dari desain apa pun. Perencanaan daya yang baik mencegah masalah IR dan EM. Dalam simpul teknologi yang lebih rendah, saat desain menjadi lebih padat, itu menjadi lebih penting karena penumpukan lapisan logam telah meningkat. Juga, ketebalan lapisan bawah menjadi lebih sedikit. Dalam geometri yang lebih rendah, tegangan operasi juga turun. Jadi, perencanaan daya harus kuat untuk IR dan EM yang lebih baik. Dalam simpul teknologi yang lebih rendah, jumlah via lapisan susun akan lebih banyak. Stack tinggi ini dapat menyebabkan masalah dalam perutean sinyal. Jadi, alih-alih satu melalui stack, kita dapat membaginya dengan lapisan daya menengah. Ini akan memungkinkan kami untuk menggunakan sumber daya perutean secara efisien dan mendistribusikan daya secara efektif. Saat ini, hampir semua perangkat menggunakan teknik gating daya dan beralih power supply (SPS) untuk manajemen daya. Dalam teknik SPS, distribusi sel-sel daya adalah seragam yang mencakup area semua std. logika sel. Untuk membuat domain kekuasaan ada kemungkinan partisi lebih lanjut dari jaringan listrik yang diaktifkan, yang tergantung pada geometri gerbang daya.
Dalam desain kami, kami telah menggunakan penguatan PG bersama dengan teknik yang dijelaskan di awal bagian ini. Seperti yang kita tahu lapisan bawah lebih resistif, maka penguatan di lapisan itu akan banyak membantu dalam IR. Kita bisa mendapatkan hingga 3-5 mV hanya dalam penguatan VIA1 / VIA2 / VIA3 yang tergantung pada berapa banyak vias yang ditambahkan.
(B) IR / EM
Ada dua jenis penurunan IR yang diperhitungkan. Penurunan tegangan rata-rata dapat dianggap sebagai penurunan IR statis untuk desain. Sedangkan pergantian sel menyebabkan penurunan IR dinamis. Dalam node teknologi yang lebih tinggi, karena cukup adanya kapasitansi decoupling, penurunan IR statis berguna dalam analisis signoff. Sedangkan penurunan IR dinamis disebabkan ketika sejumlah besar logika beralih pada satu waktu, yang berubah menjadi permintaan puncak saat ini.
Selain metode konvensional untuk menyelesaikan IR, kami telah menggunakan penempatan sadar IR dalam desain kami sebagai solusi. Buffer / Inverter yang ditempatkan di saluran adalah sumber utama penurunan IR, terutama desain yang didominasi feedthrough. Satu-satunya tantangan adalah bahwa blok harus memiliki area saluran yang cukup untuk menyebarkan sel.
(C) Pengaturan waktu dan PDV
Pengaturan waktu sangat penting dan pemeriksaan penting untuk penandatanganan. Ini termasuk pelanggaran transisi, penyetelan, penahanan, lebar pulsa minimum, pemeriksaan gerbang jam, dll. Dalam geometri yang lebih rendah, desain dari hari ke hari semakin kompleks, sehingga penutupan waktu menjadi sulit. Kami juga menghadapi beberapa masalah waktu dalam desain kami. Untuk lebih spesifik, dalam pelanggaran waktu kami telah menyiapkan desain kritis dan juga trans maks, max_cap, min_pulse_width seperti DRV dilanggar seperti yang ditunjukkan pada Tabel 1. Jumlah jalur yang melanggar untuk pengaturan adalah 350 dan WNS adalah -356 ps di PT alat sebelum menyelesaikan pelanggaran. Penangguhan tidak banyak terpengaruh, hanya 20 jalur yang dilanggar. Karena keterbatasan alat, untuk mengatasi pelanggaran ini kami telah melalui algoritme yang akan kami bahas di bagian alur ECO. Kami telah fokus pada sebagian besar ukuran sel dan Vt swapping sebagai penyangga penyangga akan meningkatkan area serta mempengaruhi perutean desain. Alat tidak dapat menyelesaikan pelanggaran di jalur jam karena disetel ke jangan sentuh, kami telah menggunakan buffer pasangan inverter di jalur tersebut untuk meningkatkan waktu penyetelan. Masih ada satu jalur, jalur mem ke reg, yang sangat penting untuk diselesaikan dengan alat atau secara manual. Pelanggaran Max_trans dan Max_cap juga terpenuhi. Setelah memperbaiki alat ECO PT ketika menjalankan rute eco dilakukan di alat ICC, pengaturan telah bertemu dengan 30ps dan dapat berhasil menutup desain setelah menyelesaikan jalur Masuk ke Reg dan Reg ke Keluar menggunakan strategi yang sama.
parameter | Sebelum Biaya | Setelah biaya |
---|---|---|
max_Transisi | 5.140 (V) | 0.00 (MET) |
max_fanout | 0.00 (MET) | 0.00 (MET) |
max_cap | 1.275 (V) | 0.00 (MET) |
min_pulse_width | 141.677 (V) | 141.677 (V) |
min_aktu | 0.287 (MET) | 0.00 (MET) |
Parameter REG2REG Path | Sebelum (ns) | Setelah (ns) |
---|---|---|
Pengaturan WNS | -0.356 | -0.010 |
NVP | 350 | 1 |
WNS Tahan | -0.0027 | 0.00 |
NVP | 20 | 0 |
Tabel 1 Hasil Pengaturan Waktu
Untuk simpul teknologi yang lebih rendah, pemeriksaan PDV telah ditingkatkan. Ada sel fisik tambahan yang perlu digunakan untuk memenuhi persyaratan pemeriksaan fisik. Karena pola ganda, pemeriksaan DRC terkait pola ganda seperti siklus aneh telah meningkat. Juga, analisis hasil perlu dilakukan untuk node teknologi yang lebih rendah.
Solusi untuk tantangan di atas:
Aliran STA
Analisis pengaturan waktu statis sangat penting dan cara yang lebih cepat untuk menganalisis / memverifikasi semua jalur pengaturan waktu pada berbagai tahap desain. Metode lain dari analisis waktu seperti simulasi dapat memverifikasi bagian dari desain yang kami berikan stimulus. Untuk memverifikasi semua jalur waktu dengan miliaran gerbang terlalu lambat dan kami tidak dapat memverifikasi waktu sepenuhnya. Gambar 3. menunjukkan aliran STA dasar dengan semua input yang diperlukan serta output yang akan dimasukkan ke alat PNR untuk menyelesaikan Pelanggaran Waktu dan DRV. Alat STA seperti Prime Time by Synopsys membutuhkan netlist level Gate, SDC, SPEF, SDF, file Library sebagai input. Keluaran akan berupa laporan Waktu dan file ECO tcl, yang diumpankan ke alat PNR untuk diterapkan dalam desain dengan pelanggaran waktu dan DRV yang diselesaikan.
ALIRAN ECO
Untuk mengatasi pelanggaran setelah implementasi desain secara fisik digunakan teknik change order. Eco flow digunakan untuk meningkatkan Timing, DRVs, Power, Area, dan kendala lainnya pada tahap apa pun seperti penempatan pos, cts pos, perutean pos. Ada dua tipe eco, eco all layer dan freeze silicon eco. Pembuatan topeng umumnya dilakukan setelah semua lapisan ECO. Untuk mengurangi biaya yang signifikan setelah fase pita keluar, eko logam / dasar (silikon) dilakukan dalam pembuatan masker. Algoritma atau teknik penyelesaian pelanggaran menggunakan aliran ECO yang telah kami gunakan ditunjukkan pada gambar 4. Sebagai masukan, kami menyediakan grup jalur yang akan diperbaiki dan jumlah iterasi. Setelah menganalisis jalur waktu, kami akan memeriksa slack <0. Untuk setiap jalur yang melanggar, kita harus memeriksa penundaan sel. Dalam aliran kami tetap untuk menyelesaikan DRV pertama dan kemudian waktu.
Pada dasarnya ada empat metode yang dapat digunakan untuk menyelesaikan pengaturan waktu seperti ukuran sel, penukar VT, penyisipan buffer, dan menggunakan pasangan buffer Inverter dalam jaringan clock. Dalam metode pengukuran sel, kita dapat memperoleh kekuatan mengemudi saat ini dari melanggar jalur sel dan memeriksa ketersediaan sel kekuatan mengemudi yang lebih tinggi atau sel lib alternatif untuk mengganti sel untuk meningkatkan waktu. Jika tidak ada alternatif atau sel kekuatan drive yang lebih tinggi tersedia di perpustakaan, kita bisa menggunakan metode kedua yaitu bertukar VT. Dalam bertukar VT kami mengambil sel-sel kombinasional dan menukar VT mereka ke ULVT, yang juga menghasilkan peningkatan waktu. Metode ketiga adalah penyisipan penyangga, untuk memecah jaring panjang, yang memengaruhi kapasitansi jaring, dan karenanya penundaan sel. Setelah semua perbaikan lingkungan dilakukan, kita dapat memiliki data ramah lingkungan akhir untuk dijalankan di alat PNR. Alur ECO yang sama telah diterapkan dalam desain kami, hasil dan efeknya dibahas di bagian waktu dan tantangan pdv.
Tantangan lain:
(A) Mengurangi Pengujian Jumlah Pin Rendah
Karena menyusutnya ukuran chip menjadi 28nm, 16nm, 7nm, dan seterusnya, bahkan jumlah pin I / O pada prosesor meningkat di mana beberapa jenis pola pengujian (lebih banyak gerbang logika yang akan diuji) diterapkan dalam beberapa siklus pengujian ke mencapai kualitas tes yang tinggi. Untuk membatasi penggunaan jumlah pin dan pengurangan waktu pengujian keseluruhan dengan cara yang lebih efisien, teknisi DFT beralih ke teknik testabilitas baru untuk diterapkan pada jumlah pin yang terus bertambah, dan memindai pola dengan cara yang efisien, seperti sebagai mengurangi pengujian jumlah pin (RPCT) dan juga mencapai jangkauan kesalahan maksimum.
Mengurangi pengujian jumlah pin yang rendah adalah solusi efektif yang memungkinkan penerapan pola uji kecepatan menggunakan penguji berbiaya rendah yang sangat terbatas pin untuk mencapai cakupan kesalahan dan waktu pengujian implementasi dengan dampak minimal pada desain.
(B) Kompleksitas Pengemasan
Peran asli dari pengemasan adalah hanya untuk melindungi chip di dalamnya, tetapi pengemasan menjadi sama rumitnya dengan mengembangkan SoC (ASIC) yang kompleks.
Dalam proses pembuatan semikonduktor, pengemasan chip adalah salah satu elemen paling kritis, yang telah dibanjiri dengan inovasi dan kompleksitas dan terutama seiring dengan menurunnya ukuran transistor. Selama pengemasan, simpul teknologi yang lebih rendah mengalami dua kondisi: i) Kebocoran kemasan tersegel. ii) Sinyal-sinyal logis menurun ketika bersentuhan. Node ini menjalani aktivitas pengemasan kritis dari awal hingga akhir yang meliputi: pengemasan tingkat wafer (etsa litografi dan insulasi), penabrak, kipas, penumpukan chip, dan teknik lainnya yang telah berkontribusi pada chip faktor bentuk kecil untuk kecepatan tinggi fungsionalitas yang diharapkan klien dalam elektronik bergerak dan teknologi lainnya.
Kesimpulan
Seiring waktu, dalam teknologi yang lebih rendah, ketebalan logam, pitch, dan tinggi sel telah diperkecil, yang telah memperkenalkan kompleksitas baru dalam perencanaan daya. Juga karena itu telah memperkenalkan IR / EM baru, pengaturan waktu, PDV, pengujian jumlah pin yang rendah dan tantangan kompleksitas pengemasan. Setelah melewati tantangan-tantangan ini, PNR, aliran waktu, jumlah pin, dan pengemasan telah disesuaikan, yang membantu kami memitigasi tantangan sign off teknologi yang lebih rendah. Sejauh ini kami telah membahas semua tantangan dan solusinya untuk penutupan desain agar sesuai dengan jadwal, yang merupakan tonggak utama yang harus dicapai untuk mengembangkan ASIC. Jika Anda mencari bantuan desain ASIC berdaya rendah, kami di sini untuk membantu!
Penulis:
- Akun
- kegiatan
- algoritma
- analisis
- Aplikasi
- aplikasi
- DAERAH
- asic
- tersedianya
- Bayi
- Terbesar
- Bit
- bisnis
- kamera
- mobil
- disebabkan
- menantang
- perubahan
- Cek
- keping
- Keripik
- klien
- penutupan
- awan
- infrastruktur cloud
- Mengumpulkan
- Perusahaan
- komputasi
- Perangkat yang terhubung
- Konektivitas
- berkontribusi
- terbaru
- data
- Data Center
- Pusat Data
- menunda
- Permintaan
- Mendesain
- Devices
- domain
- penggerak
- Menjatuhkan
- Awal
- Tepi
- Efektif
- Elektronik
- Teknik
- Insinyur
- dll
- eksekusi
- ahli
- Fed
- Ara
- Angka
- Film
- Pertama
- Memperbaiki
- aliran
- Membekukan
- Gates
- geometri
- Aksi
- baik
- besar
- kisi
- Tumbuh
- Pertumbuhan
- kesehatan
- di sini
- High
- memegang
- Seterpercayaapakah Olymp Trade? Kesimpulan
- HTTPS
- besar
- ICS
- Dampak
- Termasuk
- Meningkatkan
- industri
- industri
- Infrastruktur
- Innovation
- Internet
- internet hal-hal
- idiot
- masalah
- IT
- Pekerjaan
- kunci
- memimpin
- Tingkat
- Perpustakaan
- Panjang
- utama
- pengelolaan
- pabrik
- masker
- logam
- mobil
- pemantauan
- bersih
- jaringan
- jaringan
- jaringan
- node
- operasi
- urutan
- Lainnya
- pengemasan
- prestasi
- perencanaan
- kekuasaan
- melindungi
- kualitas
- menurunkan
- laporan
- Persyaratan
- Sumber
- Hasil
- Rute
- Run
- pemindaian
- keamanan
- semikonduktor
- set
- Share
- simulasi
- Ukuran
- kendur
- So
- Solusi
- MEMECAHKAN
- membagi
- penyebaran
- Tahap
- awal
- rangsangan
- menyediakan
- mendukung
- Beralih
- sistem
- sistem
- Teknologi
- Teknologi
- telekomunikasi
- uji
- pengujian
- The Block
- waktu
- menyentuh
- Transformasi
- us
- Verifikasi
- dapat dipakai
- Menghasilkan