I megatrend più disastrosi che incidono sul settore delle reti ASIC oggi includono le reti Internet of Things (IoT), Cloud e 4G / 5G. Tutti gli esperti del settore sono d'accordo da 2020 a 2025, decine di miliardi di dispositivi connessi raccoglieranno i dati e li invieranno attraverso la rete definita dal software (SDN) al sistema di rete basato su ASIC.
Oggi siamo nell'era di qualsiasi connettività di qualsiasi dispositivo e in qualsiasi momento dell'informatica, comprese le applicazioni per la casa, i sistemi industriali, le telecamere di sicurezza, il monitoraggio del bambino, l'assistenza sanitaria, i dispositivi indossabili, le automobili e molto altro ancora. I protagonisti dell'industria dei semiconduttori e delle reti sono in preda a questa trasformazione, fungendo da "sostenitori" dell'era dell'innovazione IoT di prossima generazione.
Secondo uno dei CEO di uno dei maggiori fornitori di soluzioni di rete globali, "Il cloud è la tendenza più grande che incide sul settore delle reti". È compito delle società di rete aiutare gli operatori di telecomunicazioni a trasformare e far crescere il proprio cloud, oltre ad aiutare le aziende a connettere i propri data center al cloud.
Ancora una volta, le società di soluzioni a semiconduttore sono impegnate nella progettazione e nella fabbricazione di circuiti integrati, processori integrati, chip a film sottile a basso costo e altri strumenti di rete, che aiutano a soddisfare il potenziale commerciale del cloud per supportare soluzioni di rete. I clienti richiedono soluzioni di rete di fascia alta, in grado di resistere ai fenomenali requisiti dell'infrastruttura cloud nel 2020 e oltre.
Va tenuto presente che sebbene l'industria delle reti di semiconduttori presenti nuove sfide al fine di migliorare potenza, prestazioni e area. La chiave di volta lo sviluppo di ASIC lo sta registrando nei tempi previsti. Nella progettazione del chip, il partizionamento, l'utilizzo della geometria, l'instradamento / distribuzione delle risorse e l'esecuzione dei blocchi ha una serie di sfide e c'è un'enorme affidabilità sulla chiusura della verifica fisica della qualità di ogni blocco. Le tecniche / flussi esistenti non saranno sufficienti per soddisfare questi controlli aggiuntivi. I controlli PDV come DRC, sono stati aumentati a causa dell'introduzione principalmente di doppi modelli.
Inoltre, la pianificazione energetica è diventata più critica a causa della minore tensione operativa, IR e requisiti EM. A causa della maggiore frequenza operativa e del maggiore utilizzo della cella, la caduta IR dinamica sarà aumentata. Il flusso / le tecniche esistenti che sono state utilizzate per firmare il progetto, se tutto o parte di esso sarà applicabile al nodo tecnologico inferiore. Gli ingegneri devono confermare che tipo di controlli sono necessari. Diamo un'occhiata ad alcune sfide e tecniche di chiusura temporale, chiusura pdv, test e confezionamento, che possono essere utilizzate per firmare il progetto in modo efficiente.
sfide:
(A) Pianificazione energetica
La pianificazione energetica è la fase più critica e importante di qualsiasi progetto. Una buona pianificazione energetica previene problemi IR e EM. Nel nodo tecnologico inferiore, quando il design diventa più denso, è diventato più cruciale con l'aumento dell'impilamento dello strato di metallo. Inoltre, lo spessore dello strato inferiore è diventato inferiore. Nella geometria inferiore, anche la tensione di funzionamento è diminuita. Quindi, la pianificazione energetica dovrebbe essere solida per IR e EM migliori. Nel nodo tecnologico inferiore, il numero di stacking via layer sarà maggiore. Questo stack elevato può creare problemi nel routing del segnale. Quindi, invece di un singolo tramite stack, possiamo dividerlo con livelli di potenza intermedi. Ciò ci consentirà di utilizzare le risorse di routing in modo efficiente e distribuire l'energia in modo efficace. Al giorno d'oggi, quasi tutti i dispositivi utilizzano tecniche di power gating e switch power supply (SPS) per la gestione dell'alimentazione. Nella tecnica SPS, la distribuzione delle celle di potenza è uniforme coprendo l'area di tutti gli standard. logica cellulare. Per creare domini di potenza esiste la possibilità di un'ulteriore suddivisione della rete elettrica commutata, che dipende dalla geometria del power gating.
Nel nostro progetto abbiamo utilizzato il rinforzo PG insieme alle tecniche descritte all'inizio di questa sezione. Come sappiamo gli strati inferiori sono più resistivi, quindi il rinforzo in quegli strati aiuterà molto in IR. Possiamo ottenere fino a 3-5 mV con il solo rinforzo VIA1 / VIA2 / VIA3, a seconda del numero di vie aggiunte.
(B) IR / EM
Esistono due tipi di drop IR che vengono presi in considerazione. La caduta di tensione media può essere considerata come una caduta IR statica per il progetto. Mentre la commutazione delle celle porta a una caduta IR dinamica. Nel nodo di tecnologia superiore, a causa della presenza sufficiente di capacità di disaccoppiamento, la caduta IR statica è stata utile nell'analisi del signoff. Considerando che la caduta IR dinamica ha causato una grande quantità di switch logici alla volta, che si trasforma in una richiesta di corrente di picco.
Oltre al metodo convenzionale di risoluzione dell'IR, abbiamo utilizzato il posizionamento con riconoscimento IR nel nostro progetto come soluzione. I buffer / inverter posizionati nel canale sono la principale fonte di caduta IR, in particolare i progetti dominati dal feedthrough. L'unica sfida è che il blocco dovrebbe avere abbastanza area del canale per diffondere le celle.
(C) Tempi e PDV
Il tempismo è molto critico e il controllo importante per l'approvazione. Comprende violazione della transizione, configurazione, mantenimento, larghezza minima dell'impulso, controlli del clock gating, ecc. Nella geometria inferiore, giorno per giorno il progetto diventa più complesso, quindi la chiusura del tempo è diventata difficile. Abbiamo anche affrontato alcuni problemi di tempistica nel nostro progetto. Per essere più precisi, nella violazione dei tempi abbiamo un design critico di configurazione e anche il trans max, max_cap, min_pulse_width come i DRV sono violati come mostrato nella Tabella 1. Il numero di percorsi di violazione per l'installazione era 350 e il WNS è -356 ps in PT strumento prima di risolvere le violazioni. La presa non è molto influenzata, vengono violati solo 20 percorsi. A causa delle limitazioni dello strumento, per risolvere queste violazioni siamo passati attraverso l'algoritmo di cui parleremo nella sezione flusso ECO. Ci siamo concentrati principalmente sul dimensionamento delle celle e sullo scambio di Vt poiché l'inserimento del buffer aumenterà l'area e influenzerà il routing del progetto. Lo strumento non è in grado di risolvere la violazione nel percorso del clock poiché è impostato per non toccare, abbiamo utilizzato il buffer della coppia di inverter nel percorso per migliorare i tempi di configurazione. C'è ancora un percorso, da mem a reg path, che è molto critico da risolvere con uno strumento o manualmente. Viene soddisfatta anche la violazione di Max_trans e Max_cap. Dopo aver corretto lo strumento ECO PT quando la corsa del percorso ecologico viene eseguita nello strumento ICC, l'installazione ha raggiunto i 30ps e può chiudere correttamente il progetto dopo aver risolto il percorso In to Reg e Reg to Out utilizzando le stesse strategie.
parametri | Prima del costo | Dopo il costo |
---|---|---|
max_Transizione | 5.140 (V) | 0.00 (MET) |
max_fanout | 0.00 (MET) | 0.00 (MET) |
max_cap | 1.275 (V) | 0.00 (MET) |
larghezza_di_impulsi min | 141.677 (V) | 141.677 (V) |
min_periodo | 0.287 (MET) | 0.00 (MET) |
Parametri REG2REG Path | Prima (ns) | Dopo (ns) |
---|---|---|
Configurazione WNS | all'0.356 ottobre | all'0.010 ottobre |
NVP | 350 | 1 |
WNS Tenere | all'0.0027 ottobre | 0.00 |
NVP | 20 | 0 |
Tabella 1 Risultati dei tempi
Per il nodo tecnologico inferiore, i controlli PDV sono stati aumentati. Esistono celle fisiche extra che devono essere utilizzate per soddisfare i requisiti dei controlli fisici. A causa del doppio modello, i controlli DRC relativi al doppio modello come il ciclo dispari sono stati aumentati. Inoltre, l'analisi della resa deve essere eseguita per nodi tecnologici inferiori.
Soluzioni per le sfide di cui sopra:
Flusso STA
L'analisi della temporizzazione statica è un modo molto importante e più veloce per analizzare / verificare tutti i percorsi di temporizzazione nelle diverse fasi della progettazione. Altri metodi di analisi dei tempi come la simulazione possono verificare quella parte del progetto per la quale forniamo stimolo. Verificare tutti quei percorsi temporali con miliardi di porte è troppo lento e non siamo in grado di verificare completamente i tempi. La Figura 3. mostra il flusso STA di base con tutti gli input richiesti e gli output che verranno inviati allo strumento PNR per risolvere le violazioni dei tempi e i DRV. Lo strumento STA come Prime Time di Synopsys necessita di input netlist a livello di gate, SDC, SPEF, SDF, Library. L'output sarà costituito dai rapporti di temporizzazione e dal file ECO tcl, che viene inviato allo strumento PNR per essere implementato nella progettazione con violazioni di temporizzazione risolte e DRV.
FLUSSO ECO
Per soddisfare la violazione dopo aver implementato fisicamente il progetto, viene utilizzato l'ordine di modifica tecnica. Eco flow viene utilizzato per migliorare la tempistica, i DRV, la potenza, l'area e altri vincoli in qualsiasi fase come il posizionamento dei post, i post cts, il post routing. Esistono due tipi di eco, all layer eco e freeze silicon eco. La generazione della maschera viene generalmente eseguita dopo tutti i livelli ECO. Al fine di ridurre i costi significativi dopo la fase di tapeout, l'eco metallo / base (silicio) viene eseguito nella generazione della maschera. L'algoritmo o le tecniche per risolvere la violazione utilizzando il flusso ECO che abbiamo utilizzato sono mostrati nella figura 4. Come input, forniamo gruppi di percorsi da correggere e il numero di iterazioni. Dopo aver analizzato il percorso di temporizzazione, controlleremo il gioco <0. Per ogni percorso in violazione, dobbiamo verificare il ritardo della cella. Nel flusso ci limitiamo a risolvere prima i DRV e poi i tempi.
Esistono fondamentalmente quattro metodi che possono essere utilizzati per risolvere i tempi come dimensionamento delle celle, scambio di VT, inserimento del buffer e utilizzo della coppia di buffer dell'inverter nella rete di clock. Nel metodo di dimensionamento delle celle, possiamo ricavare l'attuale forza motrice della violazione della cellula del percorso e verificare la disponibilità di una cellula di forza motrice più elevata o di una cella lib alternativa per sostituire la cella al fine di migliorare i tempi. Se non esiste una cella di resistenza dell'unità alternativa o superiore disponibile nella libreria, possiamo scegliere il secondo metodo che è lo scambio VT. Nello scambio di VT eseguiamo il grep delle celle combinatorie e scambiamo il loro VT con ULVT, che si traduce anche in un miglioramento dei tempi. Il terzo metodo è l'inserimento del buffer, per spezzare la rete lunga, che influenza la capacità della rete, e quindi il ritardo delle celle. Dopo aver eseguito tutte le correzioni eco, possiamo avere i dati eco finali da eseguire nello strumento PNR. Lo stesso flusso ECO è stato implementato nel nostro progetto, i risultati e gli effetti sono discussi nella sezione sfide di temporizzazione e pdv.
Altre sfide:
(A) Test di conteggio pin basso ridotto
A causa della riduzione delle dimensioni del chip a 28 nm, 16 nm, 7 nm e oltre, anche il numero di pin I / O sul processore aumenta quando più tipi di modelli di test (più porte logiche da testare) applicati in più cicli di test a ottenere un'elevata qualità del test. Per limitare l'uso del numero di conteggi pin e ridurre i tempi complessivi di test in modo più efficiente, gli ingegneri DFT si stanno rivolgendo a nuove tecniche di testabilità da applicare su un numero crescente di conteggi pin e modelli di scansione in modo efficiente, come come test di conteggio dei pin ridotto (RPCT) e ottenere anche la massima copertura dei guasti.
Il test ridotto del numero di pin ridotto è una soluzione efficace che consente l'applicazione di schemi di test ad alta velocità utilizzando tester a basso costo che sono molto limitati al fine di raggiungere la copertura dei guasti e i tempi dei test di implementazione con un impatto minimo sulla progettazione.
(B) Complessità dell'imballaggio
Il ruolo originale del packaging era semplicemente quello di proteggere i chip all'interno, ma il packaging sta diventando complicato quanto lo sviluppo di un SoC (ASIC) complesso.
Nel processo di produzione dei semiconduttori, il packaging dei chip è uno degli elementi più critici, che è stato invaso da innovazione e complessità e in particolare quando le dimensioni del transistor diminuiscono. Durante l'imballaggio, i nodi di tecnologia inferiore subiscono due condizioni: i) Perdita di imballaggi sigillati. ii) I segnali logici si degradano quando sono in contatto. Questi nodi sono sottoposti ad attività di imballaggio critiche dall'inizio alla fine, tra cui: imballaggio a livello di wafer (incisione litografia e isolamento), bumping, fan out, stacking di trucioli e altre tecniche che hanno contribuito ai chip a fattore di forma ridotto per l'alta velocità funzionalità che il cliente si aspettava dall'elettronica mobile e da altre tecnologie.
Conclusione
Con il passare del tempo, nella tecnologia inferiore lo spessore del metallo, l'altezza e l'altezza della cella si sono ridimensionati, il che ha introdotto una nuova complessità nella pianificazione della potenza. Anche per questo ha introdotto nuove sfide IR / EM, timing, PDV, prove a basso numero di pin e complessità della confezione. Dopo aver affrontato queste sfide, il PNR, il flusso di temporizzazione, il conteggio dei pin e l'imballaggio sono stati personalizzati, il che ci aiuta a mitigare le sfide di approvazione della tecnologia inferiore. Finora abbiamo discusso di tutte le sfide e le sue soluzioni per la chiusura del progetto per attingerlo nei tempi previsti, che è la pietra miliare chiave da raggiungere per lo sviluppo di qualsiasi ASIC. Se stai cercando assistenza per la progettazione ASIC a basso consumo, Siamo qui per aiutare!
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