Instrumenting Post-Silicon Validation. Innovation In Verification

הועלה מחדש על ידי אפלטון

עוקב: 0

מכשיר אימות לאחר סיליקון אינו רעיון חדש, אבל הנה טוויסט. שימוש באמולציה (קדם-סיליקון) לבחירת מבני תצפית באגים למכשיר בסיליקון. פול קנינגהם (GM, אימות ב-Cadence), ראול קמפוסאנו (סיליקון קטליסט, יזם, CTO לשעבר של Synopsys) ואני ממשיכים את הסדרה שלנו על רעיונות מחקר. כמו תמיד, משוב יתקבל בברכה.

מכשירים לאחר אימות סיליקון

החדשנות

הבחירה של החודש היא תשתית אמולציה להערכת קביעות חומרה עבור אימות לאחר סיליקון. המאמר הוצג ב-2017 IEEE Transactions on VLSI. המחברים הם מאוניברסיטת מקמאסטר, המילטון, ON, קנדה

המחברים מבחינים בין שגיאות לוגיות וחשמליות לאחר סיליקון ומקדישים את תשומת לבם במאמר זה לשגיאות חשמליות, הניתנות לזיהוי באמצעות ביט-flips בפלופ. הגישה שלהם היא לקבוע סט אופטימלי של קביעות בניתוח טרום-סיליקון. את אלה הם מיישמים לאחר מכן בסיליקון לתמיכה באגים לאחר סיליקון. ניתוח קדם-סיליקון דומה לתקלות בניתוחי בטיחות, הזרקת תקלות בפלופ התואמות לטעויות חשמליות, כפי שהן רומזות בעיתון. הם יוצרים רשימת מועמדים של קביעות באמצעות סינתזת קביעה; עיקר החידוש שלהם הוא לספק שיטה לדרג את הטענות הללו לפי מידת היעילות של כל אחת מהן באיתור תקלות מרובות.

יצירת הקלט היא אקראית, ומנתח תקלות מוזרקות (מטופלות כחולפות) ברצף. הם מאפשרים מספר מחזורים שצוין על ידי המשתמש לזיהוי לכל תקלה. בשלב שלאחר מכן, הם מודדים יעילות באמצעות שתי טכניקות כיסוי שונות. עבור כיסוי כפכפים, הם סופרים טענה אם היא תופסת שגיאה שהוזרקה על פלופ כלשהו. בכיסוי ביט-Flip, הם מציינים הצהרות מספר שגיאות שזוהו בפלופ נפרד. מדדים אלה, יחד עם הערכות שטח, הם משתמשים (לחלופין) כדי לבחור אילו קביעות מועדפות.

השקפתו של פול

נייר זה משתלב יפה עם שלנו בלוג אוגוסט 2020 בנושא זיהוי שגיאות מהיר (QED). QED מאיץ זיהוי באגים פונקציונליים לאחר סיליקון, כאשר בלוג זה מתמקד בזיהוי באגים חשמליים לאחר סיליקון. המאמר הוא קל לקריאה, אם כי הוא עוזר לקרוא תחילה הפניה [23].

קשה לתפוס באגים חשמליים, וגם אז קשה לשכפל ולמצוא את הסיבה הפיזית הבסיסית. המחברים מציעים שיטה, באמצעות לוגיקה משובצת, לזהות מתי באגים כאלה גורמים לפלופ להתהפך לערך שגוי (הם לא חופרים לעומק מלמצוא את ההפכים האלה).

לב המאמר וההתייחסות הנלווית שלו [23] היא שיטה רב-שלבית ליצור ולסנתז את היגיון הזיהוי הזה. זה מתחיל עם כריית מאפייני העיצוב כקביעות זמניות באמצעות כלי GoldMine. הם מדרגים קביעות על סמך אומדן של יכולתם לזהות סיבובי סיביות, ואומדן של השטח/עלות החיווט ליישום בסיליקון. הדירוג מסתמך על הפעלת סימולציות טרום-סיליקון רבות עם קביעות מועמדות, הזרקת שגיאות ביט וספירת סיבובים שזוהו לפי קביעות. במאמר המקורי הם השתמשו בסימולציה לוגית, כאן הם מאיצים את ההדמיות הללו על ידי מיפוי העיצוב ללוח FPGA של Altera.

אני אוהב את האופן שבו הם מחברים כמה חידושים לשיטה קוהרנטית לזיהוי היפוך סיביות שלאחר סיליקון: כריית הצהרות, סינתזת הצהרות ופונקציית דירוג אלגנטית לבחירת הצהרות. עם זאת, סעיף התוצאות של המאמר מציין שזיהוי סיבובי סיביות ב-n% מהכפכפים דורש גידול של n% בערך בשטח העיצוב. זה נראה מאתגר עבור יישומים מסחריים, במיוחד מכיוון שזה רק עוזר למצוא באגים חשמליים. אפשר להשיג תוצאה דומה בפוטנציה על ידי שיבוט של קונוס ההיגיון שמניע כפכפים, ואז להשוות את הפלט של ההיגיון המשובט הזה ללוגיקה המקורית. נראה שזה מייצר שטח תקורה דומה לשיטה שלהם, במגבלה של שיבוט העיצוב כולו (כלומר 100% שטח תקורה) כדי לזהות פליפים ב-100% מהפלופים בעיצוב.

ההשקפה של ראול

העיתון הוא עצמאי עם כמות נכבדת של פרטים. המחברים ערכו ניסויים עבור 3 מעגלים ISCAS עוקבים (כ. 12K שערים, 2000 FF). ניסויי הכנה מזריקים 256 שגיאות לכל כפכף ומשתמשים בכל הטענות שנוצרו על ידי GoldMine. בשל הקיבולת המוגבלת של ה-FPGA, פיצול המחברים פועל עד 45 "מפגשים" עבור מעגל אחד. התוצאות מראות, אפילו עם 45 מפגשים, האצה באנליזה על פני סימולציה של 20-500 פעמים (רק עד 8 זריקות שגיאות מכיוון שהסימולציה נעשית איטית מדי, 105 שעות). כיסוי הכפכפים המרבי שניתן להשיג הוא 55%, 89% ו-99% עבור 3 המעגלים. מספר הטענות שנכרו שולט בכיסוי.

ריצה עם קביעות נבחרות (המקבילות לתקורה של 5-50% שטח) ו-1-256 הזרקות מביאה לכיסוי של 2.2%-34% סיביות. רוב הזמן, כורה הטענה רץ במשך 228 שעות. דבר אחד שבלבל אותי הוא הנתונים שלהם עבור זמני ריצה לעומת שגיאות שהוזרקו. העלייה נראית סבירה (לינארית) בסימולציה. אבל באמולציה הוא קופץ בצורה מסיבית, מ-0.045 שעות ל-5.4 שעות לעלייה של 2 עד 8 זריקות שגיאה. אני רוצה הסבר נוסף על הנקודה הזו.

זהו מאמר מתודולוגיה. אני אוהב שכמעט כל שלב יכול להיות מוחלף בכלי מסחרי. יחד עם שימוש בלוח FPGA גדול (כאמולטור) מתודולוגיה מתקדמת. מתודולוגיות כמובן שקשה מאוד למסחר, אבל זה יישום נחמד לטכנולוגיה קיימת!