裏面電源接続を組み込んだ最初のCMOS回路は、積層されたナノシートトランジスタに基づく可能性が高いが、さらに先のことを計画担当者は想定している 相補型トランジスタ (CFET) は、積層された NFET デバイスと PFET デバイスを垂直に統合します。
少なくとも2倍の厚さがある ナノシートトランジスタCFET を相互に接続したり、回路の残りの部分に接続したりすることは、背面、前面、またはその両方を使用するかどうかに関係なく、あらゆる相互接続スキームに困難をもたらす可能性があります。
裏面電力 (「 関連記事) は、背面の電力線を太く短くすることができ、抵抗と IR 降下を低減できるため、魅力的です。電源線を背面に移動すると、最初の数層の金属層での信号配線も簡素化され、設計者がこれらの層の金属ピッチを緩和できる可能性があります。 Intelの技術開発担当バイスプレジデントであるBen Sell氏は、より緩やかなピッチを使用することでEUV露光がなくなるか、EUVマルチパターニング技術の必要性が減るのであれば、その節約だけで裏面電源実装のコストが正当化されると説明した。
裏面電力はトランジスタの寸法に影響を与えず、セルを小さくすることもできません。背面接続のためのスペースがまだ必要です。しかし、2022 IEEE Electron Device Meeting の短いコースで、Imec の Gaspard Hiblot 氏は、裏面電源レールはチャネル長を同じに保ちながら、標準セル内の 1 トラックから XNUMX トラックへの拡張をサポートできると主張しました [XNUMX]。
ただし、CFET は標準セルを作成します。 より小さい。 PFET デバイスと NFET デバイスを単一の垂直スタックに移動すると、チャネル長を同じに保ちながら、トランジスタのフットプリントのほぼ半分を回復できる可能性があります。
IntelフェローのMauro Kobrinsky氏は、裏面電源はCFETにとって最も面積効率の高い接続ソリューションであると述べた。フロントサイドのみを経由して配線すると、下部デバイスに到達するために高アスペクト比のエッチングが必要となり、深刻な配線の混雑が生じます。 0月のIEDMカンファレンスで発表された結果で、インテルは、ナノシート・トランジスタの側面から埋め込まれた電力網まで「PowerVia」接続を実行する裏面電源実装を実証した。ビアを M-XNUMX まで伸ばし、その後基板を通って下に戻る埋め込みパワー レール アプローチと比較して、PowerVia アプローチはセルの高さを XNUMX つのトラックに削減します。
図 1: CFET の 2 つのインターコネクト トポロジ オプションでは、すべてのフロントサイド接続 (a)、上部デバイスのフロントサイド接続と下部デバイスのバックサイド接続 (b)、およびスタックされたデバイス間およびフロントとバックのインターコネクト スタック間の接続に PowerVia が使用されます。出典: インテル/IEDM [XNUMX]
ウェーハの歪みが底面コンタクトの課題となる
コブリンスキー氏によると、CFETの出現には、下部デバイスに直接接続する下部コンタクトを備えたさらなる進化が必要になるという。このスキームは、上部デバイスと埋め込み電力網の間に PowerVia に相当する構造を使用することを想定しています。 CFET はトランジスタを積層することで多くの面積を獲得するため、比較的大きなビアを配置できるスペースが存在します。これは自明ではありませんが、埋め込み電源レールを備えたナノシート トランジスタから、下部コンタクトを備えた CFET への進歩は、革命的というよりは漸進的です。
裏面電源の最大のプロセス課題は、デバイスの底部に到達するための高アスペクト比のエッチングと充填、底部からデバイスにアクセスできるようにするための極端なシリコンの薄化、および裏面リソグラフィーのボンディング関連の歪みです。特に裏面コンタクトでは、おそらく 10nm 以上の範囲内で、接触するデバイスとの非常に困難な位置合わせが必要となるため、ボンディング関連の歪みが深刻な懸念事項となります。
EVグループ ビジネス開発ディレクター Thomas Uhrmann 氏は、完全な前面メタライゼーションとパッシベーションを備えたデバイス ウェーハが裸のシリコン「キャリア」ウェーハに融着されるときに、接合関連の歪みが発生すると説明しました。接合プロセスは基本的にデバイス ウェーハを引き伸ばし、キャリア ウェーハに強制的に適合させます。デバイス層へのアクセスを可能にするために必要な、元のシリコンの厚さの約 500 nm を除いてすべてを除去すると、結果として生じる応力の一部が緩和され、デバイス層自体が新しいサポートに適合することが可能になります。
ただし、デバイス層の最終的なトポグラフィーは正確な回路構造に依存するため、事前に予測することは困難です。裏面コンタクトに必要なオーバーレイ精度を達成するには、ウェーハ形状の慎重な測定とフィールドごとのリソグラフィー補正が必要です。 imecのロジックおよびCMOSプログラムディレクターである堀口直人氏は、研究現場ではこのプロセスに非常に時間がかかると述べた。大量生産するには、業界は歪みの量を減らし、それを補正するより効率的な方法を見つける必要があると彼は考えています。
中間誘電体の管理
CFET の上部デバイスから下部電力グリッドまでのコンタクトを作成するには、高アスペクト比のエッチングが必要です。 Intel は、このプロセスを、根本的な変更ではなく、PowerVia スキームの拡張とみなしています。ただし、ナノシート トランジスタと比較して、CFET には 中間誘電体層 NFET と PFET を相互に分離します。統合スキームに応じて、この層は、最終的にナノシート構造を形成する Si/SiGe ヘテロ構造内の誘電体層として最初に作成できます。あるいは、チャネルナノシートを作成して分離する選択的なエッチングと酸化のステップにより、中間誘電体層のより厚い酸化物を作成することもできます。中間の誘電体が最初からヘテロ構造の一部である場合、上部のデバイスコンタクトのディープエッチングプロセスでは誘電体層を考慮する必要があります。誘電体を後で挿入する場合は、Si/SiGe のエッチング選択性を注意深く制御する必要があります。
シーケンシャル 3D 統合は、より多くのプロセス変更を必要とする、CFET に対するより挑戦的で野心的なアプローチを提案します。連続した 3D スタック内のウェーハには異なる種類の能動素子が含まれる可能性があるか、配線と受動部品のみが含まれる可能性があるため、ウェーハ プロセスとパッケージング プロセスの間の境界があいまいになります。少なくとも原理的には、下部デバイスの電力と信号を下部ウェーハの裏面に供給し、上部デバイスの電力と信号を上部ウェーハの上面に供給することは可能であると堀口氏は述べた。ただし、実際には、CFET セルには、NFET トランジスタと PFET トランジスタ間の密接な結合とゲート間接続が不可欠です。
Intel の主任エンジニアである Marko Radosavljevic 氏は、3 つのトランジスタを分離する中間誘電体の厚さは、静電容量や電力損失など、回路設計の他の側面によって制約されることに気づきました。連続 XNUMXD プロセスは製造を簡素化するように見えますが、生成される比較的厚い中間誘電体層は他の制約を満たせない可能性があります。
熱を取り除く
モノリシックまたはシーケンシャルに CFET が構築されると、次に大きな懸念となるのは熱放散です。チップレベルでは、裏面電力が熱放散に役立ちます。太い電力線は抵抗が少なく、デバイスの背面への熱経路を提供します。ただし、どの特定の場所でも、暖房の量は作業負荷と地域の環境によって異なります。デバイスを背面から分離する誘電体層は、熱伝達に対する障壁となります。全体的な熱抽出が十分である場合でも、バルク シリコン基板の熱拡散効果がなければホットスポットが発生する可能性があります。 12 月の IEEE Electron Device 会議で発表された研究の中で、Imec の Anabela Veloso 氏と同僚は、SiO を置き換えることに注目しました。2 SiN を含むバリア酸化物は熱拡散を改善し、ホットスポットのリスクを軽減する可能性があります。[3]
CFET からの熱放散の管理はまだ進行中です。ナノシートをさらに追加すると、各層の電流密度が減少し、それによって発熱が減少しますが、静電容量も増加します。チャネルが断片化して平行なナノシートになると、間にある誘電体層が熱輸送の障壁となるため、熱放散が低下します。シートの数を増やすと電流密度は減少しますが、2022 年の VLSI テクノロジー シンポジウムで発表された研究では、積極的なスケーリングには多大な熱コストがかかることが示されました。シミュレーションでは、N3 ノードの 2 シート CFET は、N5 finFET のデバイス レベルの自己発熱のほぼ 4 倍でした。[XNUMX]プラスの面としては、トランジスタを積層することで回復した面積の一部を CFET チャネルの幅を広げるために使用できるため、やはり電流密度と発熱が軽減されます。
最後に考慮すべき点は回路ノイズです。コブリンスキー氏は、フロントサイドに電力線がある回路では、電力線が信号線を相互に分離し、クロストークを低減するのに役立つと述べた。 Intel の PowerVia アーキテクチャでは、この分離効果の代わりに、前面にノイズ シールドが組み込まれています。
ただし、最終的には、信号線と電力線の両方が最終的に背面に到達し、回路の残りの部分に到達する必要があります。回路密度が増加すると、混雑が問題になる可能性があります。
まとめ
トランジスタ統合スキームを超えて、裏面電源と 3D 回路構造の両方が設計ツールボックスを拡張します。背面の電力網には、ESD 保護または電力調整要素が組み込まれている場合があります。以前と同様に 議論する、順次 3D 統合を使用して、トランジスタ層の上と下の両方にコンピューティング イン メモリ要素を追加できます。異種パッケージング方式に組み込まれた異種 CMOS プラットフォームは、よりコンパクトでより高性能なシステムを求める業界の次のステップとなる可能性があります。
参考文献
- Geert Hellings、Gaspard Hiblot、Julien Ryckaert、「電力供給を改善するためのプロセス アーキテクチャの変更」IEDM ショート コース 1、サンフランシスコ、2022 年 XNUMX 月。
- M. コブリンスキー他、「バックサイド電力供給と 3D デバイス スタッキングを備えた将来のテクノロジー ノードのためのプロセス イノベーション」IEDM、サンフランシスコ、2023 年。DOI:10.1109/IEDM45741.2023.10413882
- Anabel Veloso 他、「Backside Power Delivery: Game Changer and Key Enabler of Advanced Logic Scaling and New STCO Opportunities」、IEDM、サンフランシスコ、2023 年 10.1109 月。DOI: 45741.2023.10413867/IEDMXNUMX
- B. Vermeersch 他、「iN8–iN2 CMOS ロジック セルの自己加熱: アーキテクチャ (FinFET、ナノシート、フォークシート、CFET) とスケーリング ブースターの熱影響」、2022 IEEE Symposium on VLSI Technology and Circuits。 DOI: 10.1109/VLSITechnologyandCir46769.2022.9830228。
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モノリシックまたはシーケンシャルフローを使用して、pMOS デバイスの上に nMOS を積層することができます。それぞれに長所と短所があります。
裏面電力供給により新たな熱問題が発生
シールドの欠如、配線の問題、新たな機械的ストレスは、標準セルの設計に広範な影響を与える可能性があります。
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