今日の ASIC ネットワーキング業界に影響を与えている最も破壊的なメガトレンドには、モノのインターネット (IoT)、クラウド、4G/5G ネットワークが含まれます。業界の専門家全員が次のことに同意します。 2020から2025へ, tens of billions of connected devices will be collecting data and sending it across the software-defined networking (SDN) to ASIC based networking system.
今日、私たちは、家庭、産業システム、監視カメラ、ベビーモニタリング、ヘルスケア、ウェアラブル、自動車などのアプリケーションを含む、どこでもあらゆるデバイスに接続でき、いつでもコンピューティングできる時代にいます。半導体業界とネットワーク業界のプレーヤーは、次世代の IoT イノベーション時代の「後援者」として、この変革の渦中にいます。
世界最大手のネットワーキング ソリューション プロバイダーの CEO の 1 人は、「クラウドはネットワーキング業界に影響を与える最大のトレンドである」と述べています。ネットワーク企業の仕事は、企業が自社のデータセンターをクラウドに接続するのを支援するだけでなく、通信事業者のクラウドの変革と成長を支援することです。
Again, semiconductor solution companies are engaged in the design and fabrication of ICs, embedded processors, low-cost thin film chips, and other networking tools, which help in fulfilling the business potential of cloud to support networking solutions. Clients demand high-end networking solutions, which will withstand the phenomenal cloud infrastructure requirements in 2020 and beyond.
It has to be kept in mind that though the semiconductor networking industry presents new challenges in order to improve the power, performance, and area. The key milestone in ASIC の開発は計画通りに進められています。チップ設計では、パーティショニング、ジオメトリの使用、ルーティング/リソースの配布、およびブロックの実行には独自の一連の課題があり、各ブロックの品質の物理検証のクロージャには大きな信頼性があります。既存の技術やフローでは、これらの追加のチェックを満たすのに十分ではありません。 DRC のような PDV チェックは、主にダブル パターニングの導入により増加しました。
また、動作電圧、IR、および EM の要件が低いため、電源計画がより重要になっています。動作周波数が高く、セルの使用率が高いため、動的な IR ドロップが増加します。デザインのサインオフに使用された既存のフロー/テクニック。そのすべてまたは一部が下位テクノロジー ノードに適用可能かどうか。エンジニアはどのような確認が必要なのかを確認する必要があります。効率的な方法でデザインをサインオフするために使用できる、タイミング クロージャ、pdv クロージャ、テスト、およびパッケージ化の課題とテクニックをいくつか見てみましょう。
課題:
(A) 電力計画
電源計画は、あらゆる設計の中で最も重要かつ重要な段階です。適切な電源計画により、IR および EM の問題が防止されます。下位テクノロジーノードでは、設計がより高密度になるにつれて、金属層の積層数が増加するため、その重要性がさらに増しています。また、下層の厚みも薄くなりました。より低いジオメトリでは、動作電圧も低下しています。したがって、電力計画は堅牢である必要があります より良いIRとEMのために。下位のテクノロジーノードでは、積層されるビア層の数が多くなります。この高いビアスタックにより、信号ルーティングに問題が生じる可能性があります。したがって、単一のビアスタックの代わりに、中間の電源層でそれを分割できます。これにより、配線リソースを効率的に使用し、電力を効果的に分散できるようになります。現在、ほとんどすべてのデバイスが電源管理にパワー ゲーティングおよびスイッチ電源 (SPS) 技術を使用しています。 SPS 技術では、パワーセルの分布はすべての標準領域をカバーして均一です。セルロジック。パワー ドメインを作成するには、パワー ゲーティングのジオメトリに応じて、スイッチ電力網をさらに分割する可能性があります。
In our design we have used PG reinforcement along with the techniques described early in this section. As we know lower layers are more resistive, hence reinforcement in those layers will help a lot in IR. We can gain up to 3-5 mV in just VIA1/VIA2/VIA3 reinforcement that is depending on how many vias added.
(B) IR/EM
考慮される IR ドロップには 2 つのタイプがあります。平均電圧降下は、設計における静的な IR 降下とみなすことができます。一方、セルの切り替えにより動的な IR ドロップが発生します。より高度なテクノロジーのノードでは、デカップリング キャパシタンスが十分に存在するため、静的 IR ドロップがサインオフ分析に役立ちました。一方、動的な IR 降下は、一度に大量のロジックが切り替わると発生し、ピーク電流要求になります。
IR を解決する従来の方法に加えて、ソリューションとして設計に IR を考慮した配置を使用しました。チャネルに配置されたバッファ/インバータは、特にフィードスルー主体の設計では IR ドロップの主な原因となります。唯一の課題は、ブロックにセルを分散させるのに十分なチャネル領域が必要であることです。
(C) タイミングと PDV
Timing is very critical and important check for signoff. It includes transition violation, setup, hold, min pulse width, clock gating checks, etc. In lower geometry, day-by-day the design is getting more complex, hence timing closure has become difficult. We have also faced some timing issues in our design. To be more specific, in the timing violation we have setup critical design and also the max trans, max_cap, min_pulse_width like DRVs are violated as shown in Table 1. Number of violating paths for setup was 350 and the WNS is -356 ps in PT tool before solving violations. The hold is not much affected, only 20 paths are violated. Due to the tool limitations, to solve these violations we have gone through the algorithm that we will discuss in the ECO flow section. We have focused on mostly cell sizing and Vt swapping as inserting buffer will increase the area as well as affect the routing of the design. Tool is not able to solve the violation in clock path as it is set to don’t touch, we have used inverter pair buffer in the path to improve the setup timing. There is still one path, mem to reg path, which is very critical to solve by tool or manually. Max_trans and Max_cap violation is also met. After fixing ECO PT tool when eco route run is done in ICC tool, setup has met with 30ps and can successfully close the design after solving In to Reg and Reg to Out path using same strategies.
計測パラメータ | コスト前 | アフターコスト |
---|---|---|
max_Transition | 5.140(V) | 0.00 (MET) |
max_fanout | 0.00 (MET) | 0.00 (MET) |
最大上限 | 1.275(V) | 0.00 (MET) |
min_pulse_width | 141.677(V) | 141.677(V) |
min_period | 0.287 (MET) | 0.00 (MET) |
Parameters REG2REG Path | 前 (ns) | 後 (ns) |
---|---|---|
WNSのセットアップ | -0.356 | -0.010 |
NVP | 350 | 1 |
WNS Hold | -0.0027 | 0.00 |
NVP | 20 | 0 |
表 1 タイミング結果
下位テクノロジー ノードの場合、PDV チェックが増加しました。物理チェック要件を満たすために使用する必要がある追加の物理セルがあります。ダブルパターニングにより、奇数サイクルなどのダブルパターニングに関連するDRCチェックが増加しました。また、下位テクノロジ ノードに対しても歩留り分析を実行する必要があります。
上記の課題に対する解決策:
STA Flow
静的タイミング解析は、設計のさまざまな段階ですべてのタイミング パスを解析/検証するための非常に重要かつ迅速な方法です。シミュレーションなどの他のタイミング解析方法を使用すると、刺激を与えたデザインの部分を検証できます。数十億ゲートを含むこれらすべてのタイミング パスを検証するには時間がかかりすぎ、タイミングを完全に検証することはできません。図 3. は、タイミング違反と DRV を解決するために PNR ツールに供給されるすべての必要な入力および出力を含む基本的な STA フローを示しています。 Synopsys の Prime Time などの STA ツールには、入力としてゲート レベルのネットリスト、SDC、SPEF、SDF、ライブラリ ファイルが必要です。出力はタイミング レポートと ECO tcl ファイルで、PNR ツールに供給されて、解決されたタイミング違反と DRV をデザインに実装します。
エコフロー
設計を物理的に実装した後に違反に対処するには、設計変更指示が使用されます。エコ フローは、ポスト配置、ポスト CT、ポスト配線などのあらゆる段階で、タイミング、DRV、電力、エリア、およびその他の制約を改善するために使用されます。エコにはオールレイヤーエコとフリーズシリコンエコの4種類があります。マスク生成は通常、すべてのレイヤー ECO の後に行われます。テープアウト段階後のコストを大幅に削減するために、マスク生成時にメタル/ベース (シリコン) のエコ化が行われます。私たちが使用した ECO フローを使用して違反を解決するアルゴリズムまたは手法を図 0 に示します。入力として、修正するパス グループと反復回数を提供します。タイミング パスを分析した後、スラック <XNUMX かどうかを確認します。違反しているパスごとに、セル遅延をチェックする必要があります。フローでは、最初に DRV を解決し、次にタイミングを解決することにこだわります。
セルのサイジング、VT スワッピング、バッファ挿入、クロック ネットワークでのインバータ バッファ ペアの使用など、タイミングを解決するために使用できる方法は基本的に 4 つあります。セルのサイジング方法では、違反パス セルの現在の駆動強度を導き出し、タイミングを改善するために、より高い駆動強度のセルまたはセルを置き換える代替 lib セルが利用可能かどうかを確認できます。ライブラリにそのような代替セルまたはより高い駆動強度のセルが利用できない場合は、VT スワッピングという 2 番目の方法を使用できます。 VT スワッピングでは、組み合わせセルを grep し、その VT を ULVT にスワップします。これにより、タイミングも改善されます。 3 番目の方法は、長いネットを切断するためのバッファ挿入です。これはネットの容量に影響を与え、したがってセル遅延に影響します。すべてのエコ修正が完了すると、PNR ツールで実行する最終的なエコ データが得られます。同じ ECO フローが設計に実装されており、その結果と影響については、タイミングと PDV の課題のセクションで説明します。
その他の課題:
(A) 少ないピン数のテストの削減
チップのサイズが 28nm、16nm、7nm、およびそれ以降に縮小しているため、プロセッサ上の I/O ピンの数も増加しており、複数のテスト サイクルで複数の種類のテスト パターン (より多くの論理ゲートをテストする) が適用され、高いテスト品質を実現します。より効率的な方法でピン数の使用を制限し、全体的なテスト タイミングを短縮するために、DFT エンジニアは、増加するピン数に適用する新しいテスト容易性手法に注目し、次のような効率的な方法でパターンをスキャンしています。として ピン数テストの削減 (RPCT) を実現し、最大の障害カバー率も実現します。
ピン数を減らしたテストは、設計への影響を最小限に抑えながら障害検出率と実装テスト時間を達成するために、ピンが非常に制限された低コストのテスターを使用して高速テスト パターンを適用できる効果的なソリューションです。
(B) パッケージングの複雑さ
パッケージングの本来の役割は単に内部のチップを保護することでしたが、パッケージングは複雑な SoC(ASIC) の開発と同じくらい複雑になってきています。
半導体製造プロセスにおいて、チップのパッケージングは最も重要な要素の 1 つであり、特にトランジスタのサイズが小さくなるにつれて、イノベーションと複雑さが押し寄せています。パッケージング中に、下位テクノロジ ノードは 2 つの状態に陥ります。 i) 密封されたパッケージの漏れ。 ii) 論理信号は接触すると劣化します。これらのノードは、ウェーハレベルのパッケージング (リソグラフィーと絶縁のエッチング)、バンピング、ファンアウト、チップのスタッキング、および高速化のための小型フォームファクターのチップに貢献したその他の技術を含む重要なパッケージング作業を最初から最後まで実行します。クライアントがモバイルエレクトロニクスやその他のテクノロジーに期待する機能。
まとめ
With time, in lower technology metal thickness, pitch, and cell height has scaled down, which has introduced new complexity in power planning. Also due to that it has introduced new IR/EM, timing, PDV, reduced low pin count testing and packaging complexity challenges. After going through these challenges PNR, timing flow, pin counts and packaging has been customized, which help us to mitigate the lower technology sign off challenges. So far we have discussed all the challenges and its solutions for the design closure to tapping it out on schedule, which is the key milestone to achieve for developing any ASIC. If you are looking for low power ASIC design assistance, 私たちは助けるためにここにいます!
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