로직-온-로직을 포함하는 전체 3D 설계는 여전히 힘든 단계에 있지만 툴링의 격차가 이미 나타나고 있습니다.
이는 타이밍 위반이 있는지 가능한 모든 경로를 확인하여 설계의 타이밍 성능을 검증하는 데 사용되는 STA(정적 타이밍 분석)에서 특히 두드러집니다. STA 문제는 특히 칩이나 칩렛이 대면 또는 대면으로 연결되는 범프 없는 패키징 접근 방식인 하이브리드 본딩이 도입되면서 나타나기 시작했습니다.
Custom IC & PCB Group의 제품 관리 그룹 이사인 John Park는 "칩이나 칩렛을 만들 때 그 내부의 타이밍을 닫으면 모든 것이 범프를 통해 I/O 패드에 연결됩니다"라고 말했습니다. 운율. “AIB, HBI, XSR과 같은 공통 인터페이스에서 작동하려면 사양이 있을 것이고 그것은 다른 유형입니다. 그런 종류의 사용 모델에는 실제 타이밍이 없습니다. 그러나 패드 링이나 I/O 버퍼 링으로 분리되지 않은 로직 위에 로직을 쌓기 시작하면 중간 연결 계층이 없기 때문에 여전히 플롭 간 타이밍을 수행해야 합니다. 공통 인터페이스 버스에서 작동하는 I/O 버퍼로.”
진정한 3D 다이-다이 통합을 위해서는 다른 설계와 마찬가지로 표준 타이밍 사인오프에 STA가 필요합니다.
"스태킹을 통해 연결된 2개의 다이는 단일 모놀리식 ASIC 내에 연결된 2개의 평면도 블록과 동일하며 STA는 입증된 솔루션입니다."라고 고급 IC 패키징 솔루션 설계자이자 이사인 Anthony Mastroianni는 말했습니다. 지멘스 EDA. “2.5D 또는 고밀도 팬아웃의 경우 신호 무결성 분석은 모든 고속 다이-다이 또는 칩렛-칩렛 인터페이스의 기본 메커니즘이 될 것입니다. 느린 속도 제어 또는 DFT 다이-다이 인터페이스의 경우 STA가 선호되는 메커니즘입니다. STA는 인덕턴스를 모델링하지 않기 때문에 2Gbps 이상의 신호 속도에 대한 초고속 타이밍을 정확하게 모델링할 수 없습니다. 대신 상세한 RLC 추출과 SPICE 분석이 필요합니다.”
"다이가 쌓일 때 시스템의 정적 타이밍 분석을 수행하여 다이 사이에 들어가는 중요한 신호가 타이밍을 충족하는지 확인해야 합니다."라고 퓨전 컴파일러 및 3D-IC 컴파일러 제품 마케팅 이사인 Kenneth Larsen은 말했습니다. Synopsys. "우리가 구축하고 있는 일부 연결에는 타이밍 목적으로 고려해야 할 몇 가지 새로운 저항 모델(예: 긴 비아)이 있습니다."
이는 EDA 도구의 새로운 영역입니다. 와 함께 2.5D 및 팬아웃현재 다이-투-다이 고성능 인터페이스의 최첨단 기술은 주로 HBM 메모리로 제한되어 있는데, 여기서 타이밍 인터페이스는 제어 신호에서 매우 느슨하고 오늘날 대부분의 고객은 STA를 사용하지 않고 있다고 Kevin Rinebold는 말했습니다. Siemens EDA의 고급 IC 패키징 기술 전문가입니다.
지금까지 로직-온-로직 애플리케이션이 많지 않았고, 범프리스 패키징의 활용도 제한적이었습니다. 그러나 새로운 프로세스 노드가 나올 때마다 기능 축소로 인한 이점이 줄어들면서 칩 제조업체는 성능을 높이고 전력을 줄이기 위한 대안을 찾고 있습니다. 많은 애플리케이션의 경우 2.5D와 팬아웃이면 충분합니다. 그 외에도 3D-IC 아키텍처가 필요하며 이미 테스트가 진행 중입니다.
"칩렛 기반 스택이 많이 있지만 그것은 다른 동물입니다"라고 Park 씨는 말했습니다. “이것은 수동 상호 연결 구조를 사용하는 것이며 공통 인터페이스에서 작동합니다. 여기서 사양은 수동 타이밍을 다루며, 이는 신호 길이가 일치해야 함을 의미합니다. 하지만 이제 이 패키징 또는 보드 수준 애플리케이션에서는 수동 상호 연결만으로 작업하고 있습니다. 이는 두 장치를 함께 연결하는 트레이스가 타이밍 규칙을 충족하도록 길어질 수 있지만 칩에 삽입하는 것처럼 버퍼를 삽입할 수는 없음을 의미합니다. 따라서 칩을 설계하고 타이밍 문제를 파악해야 하는 경우 장치 계층을 찾은 다음 타이밍을 충족하기 위해 더 강한 버퍼나 지연을 찾을 수 있습니다. 라인 처리의 활성 프런트 엔드가 있기 때문입니다. 장치 레이어.”
상업용 칩렛 생태계의 출시로 인해 STA가 초고속 다이-다이 인터페이스를 처리해야 하는 필요성이 높아질 뿐입니다.
"오늘날 가장 일반적인 3D 통합은 문자 그대로 칩 세계에 있고 이제 Z 방향으로 통합하는 것입니다."라고 Rinebold는 말했습니다. "오늘날 가장 일반적인 애플리케이션은 너무 멀리 떨어져 있는 대형 칩에서 메모리를 제거하여 XNUMX차원 칩의 처리 로직 바로 위에 배치하는 것입니다."
이는 현재 SRAM, L1, L2 및 L3 캐시를 통해 수행되고 있습니다. 그러나 박씨는 앞으로 더 많은 로직-온-로직 유형의 디자인을 볼 수 있을 것으로 기대하고 있습니다. "이러한 모든 코너에서 타이밍을 마감할 수 있고 이를 수행할 수 있을 만큼 강력한 타이밍 엔진을 보유하는 것이 매우 중요할 것입니다."
타이밍이 어떻게 영향을 받는지, 무엇이 필요한지
다이가 쌓이면 제조 공정에 여러 가지 문제가 발생할 수 있습니다.
박씨는 “칩은 완벽하게 작동하지 않는다”고 말했다. “프로세스, 온도 등에 항상 차이가 있으므로 타이밍을 닫을 때 프로세스 변화, 열 또는 온도 변화, 전력 변화의 타이밍 코너를 살펴봐야 합니다. 단일 칩에서 타이밍을 닫으면 모든 모서리를 덮을 만큼 어렵습니다. 그러나 스택에 여러 개의 칩을 추가하기 시작하자마자 타이밍 코너의 수가 매우 빠르게 증가하기 시작하여 기존의 정적 타이밍 방법을 사용할 수 없는 지점까지 증가합니다. 코너 수가 너무 커지고 문제도 너무 커지기 때문입니다. 해결하기 어려워요.”
이는 디지털 칩에 적용됩니다. “칩을 설계할 때 플립플롭 간 타이밍과 레지스터 간 타이밍을 확인해야 합니다. 장치 레이어를 사용하여 버퍼를 강화하고, 속도를 늦추는 신호를 추가하고, 와이어를 줄이거나 늘리지 않고도 신호를 조작할 수 있습니다. 이제 타이밍은 수평적으로만 진행되지 않습니다. 이러한 3D 스택으로 이동하면 2D 칩에서 매크로 간 타이밍을 수행하는 것처럼 하단 논리 매크로에서 상단까지 플롭 간 타이밍을 맞추게 됩니다. 이제 Z 방향에서 매크로 대 매크로 타이밍을 수행하고 있습니다.”
이 기하급수적인 타이밍 코너 수는 다이를 추가한 결과이며, 추가된 다이가 많을수록 STA는 더 복잡해집니다. 이는 다양한 구성 요소가 서로 다른 프로세스 노드에서 개발되는 이기종 설계의 경우 더욱 어렵습니다. 각 다이는 프로세스, 전압 및 온도 변화가 다릅니다. 주사위 2개를 추가하면 이 숫자는 두 배가 됩니다. 이 모든 추가 주사위로 인해 모서리 수가 관리하기 어려워집니다.
그림 1: 완전한 3D 통합을 향한 패키징의 진화. 출처 : 케이던스
타이밍이 필요한 포장 유형(위 그림 1, 맨 오른쪽)을 매크로 스태킹이라고 합니다. “하이브리드 본드이지만 다른 유형의 패키징에 비해 두 개의 활성 다이가 서로 겹쳐져 있습니다.”라고 박씨는 설명했습니다. “PCIe, AIB 등과 같은 통신 인터페이스에서 작동하는 칩이나 칩렛이 있습니다. 이는 금속 라인을 움직여 길이를 추가하는 PCB 스타일의 타이밍입니다. 활성 장치가 없기 때문입니다. 신호 속도를 늦추거나 높이기 위해 경로에 삽입할 수 있습니다. I/O 버퍼가 없는 무충돌 통합의 경우 연결은 수평이 아닌 수직 방향으로 이루어집니다.”
이 3D 통합 시나리오에서 중요한 차별화 요소는 인터포저와 3D 칩 스택이 여전히 BGA 및 LGA 패키지에 부착된 다음 PCB에 장착된다는 것입니다. 이러한 인터포저는 IC 설계 도구를 사용하여 설계되었으며 STA 및 기존 IC 방법론을 적용해야 합니다. 그러나 3D 통합의 세계를 떠나 패키징으로 들어가면 STA는 더 이상 필요하지 않습니다.
또 다른 문제는 코너가 폭발적으로 늘어나면서 서로 다른 공급업체를 혼합할 때 문제가 증폭된다는 점이라고 Synopsys의 Larsen은 말했습니다. “타이밍뿐만 아니라 열, EMI도 분석해야 합니다. 특히 3D의 경우 모든 분석이 필요합니다.”
박씨도 동의한다. “메모리가 아닌 여러 개의 다이를 수직으로 쌓는 순간 열은 큰 문제가 됩니다. 메모리는 열을 많이 발생시키지 않기 때문에 메모리와 CMOS 이미지 센서가 3D 분야에서 선두를 달리고 있습니다. 그러나 이제 모든 사람들은 로직에 SRAM을 적층하는 것부터 시작하여 결국에는 로직 온 로직(logic-on-logic)을 적용하는 3D 세계로 가고 싶어합니다. 그리고 열은 주조 공장과 차세대 실험적 3D 통합을 수행하는 모든 사람의 가장 큰 관심사입니다. 사람들은 TSV는 많지만 라우팅은 많지 않은 경로 리소스 공유와 같은 작업을 원합니다. 두 장치를 연결하더라도 칩 중 하나의 라우팅 리소스를 사용해야 할 수도 있습니다. 진정한 3D 통합에서는 여전히 칩을 설계하고 있지만 이제는 3D 체스와 같습니다. 칩을 설계하고 있는데 예전에는 평면 구조만 사용했습니다. 하지만 이제 초고층 빌딩을 짓기 시작하고 그 위로 올라갈 수 있습니다.”
이를 위해서는 추가적인 분석이 필요합니다. Siemens EDA의 Mastroianni가 지적했듯이 STA는 RC 분석을 기반으로 하며 인덕턴스를 고려하지 않는다는 점을 기억하는 것이 중요합니다. “매우 빠른 속도와 상당한 인덕턴스를 가질 만큼 긴 트레이스를 사용하는 경우 STA는 더 이상 정확하지 않기 때문에 좋지 않은 선택입니다. 또한 STA는 .lib 모델을 사용하여 로딩 및 입력 데이터 속도를 기반으로 타이밍을 모델링합니다. SerDes, HBM 등과 같은 초고속 인터페이스의 경우 STA의 .lib 모델은 충분히 정확하지 않습니다. 대신 SPICE나 IBIS(I/O 버퍼 정보 사양) 모델이 필요합니다.”
결론
오늘날의 STA 도구는 업데이트된 알고리즘으로 3D를 처리합니다. 이 알고리즘은 지능적으로 모서리 수를 줄이면서도 여러 다이를 지원하여 정확도를 높입니다. 일부 상용 도구에서는 여러 다이 사이의 교차가 추출된 모델을 사용하여 잠재적인 효과를 포착한 다음 해당 모델에서 정적 타이밍이 실행됩니다.
하이브리드 본딩 및 적층형 다이의 출시로 추출해야 할 몇 가지 새로운 효과가 있으며, 변화의 속도를 고려하면 격차가 나타나는 것은 놀라운 일이 아닙니다. 툴링은 항상 새로운 과제를 따라잡기 위해 노력하고 있으며 기술 변화의 규모와 속도로 인해 새로운 솔루션의 긴급성이 높아졌습니다. 이는 결과적으로 EDA 도구의 다음 단계 혁신을 주도하고 무어의 법칙 이후 확장의 완전히 새로운 시대를 가능하게 할 것입니다.
출처: https://semiengineering.com/a-new-dimension-of-complexity/
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