De mest forstyrrende megatrendene som påvirker ASIC-nettverksindustrien i dag inkluderer tingenes internett (IoT), Cloud og 4G/5G-nettverk. Det er alle bransjeeksperter enige om fra 2020 til 2025, titalls milliarder av tilkoblede enheter vil samle inn data og sende dem over det programvaredefinerte nettverket (SDN) til ASIC-basert nettverkssystem.
I dag er vi i en epoke hvor som helst med hvilken som helst enhetstilkobling og databehandling når som helst, inkludert applikasjoner for husholdninger, industrielle systemer, sikkerhetskameraer, babyovervåking, helsetjenester, wearables, biler og mye mer. Halvlederindustrien og nettverksindustriens aktører er i ferd med denne transformasjonen, og fungerer som "støttespillere" av neste generasjons IoT-innovasjonsæra.
I følge en av administrerende direktører for en av de største globale leverandørene av nettverksløsninger, "er Cloud den største enkelttrenden som påvirker nettverksindustrien". Det er nettverksselskapenes jobb å hjelpe teleoperatører med å transformere og utvide skyen sin, i tillegg til å hjelpe bedrifter med å koble sine egne datasentre til skyen.
Igjen er selskaper med halvlederløsninger engasjert i design og fabrikasjon av IC-er, innebygde prosessorer, rimelige tynnfilmbrikker og andre nettverksverktøy, som hjelper til med å oppfylle forretningspotensialet til skyen for å støtte nettverksløsninger. Kunder etterspør avanserte nettverksløsninger, som vil tåle de fenomenale skyinfrastrukturkravene i 2020 og utover.
Det må huskes at selv om halvledernettverksindustrien byr på nye utfordringer for å forbedre kraften, ytelsen og området. Den viktigste milepælen i utvikle ASIC er å tape det ut etter planen. Innen brikkedesign har partisjonering, geometribruk, ruting/ressursdistribusjon og blokkkjøring sitt eget sett med utfordringer, og det er stor pålitelighet for hver blokkkvalitets fysisk verifiseringslukking. De eksisterende teknikkene/flyten vil ikke være gode nok til å møte disse ekstra kontrollene. PDV-sjekkene som DRC har blitt økt på grunn av for det meste dobbeltmønsterinnføring.
Strømplanlegging har også blitt mer kritisk på grunn av lavere driftsspenning, IR og EM-krav. På grunn av høyere driftsfrekvens og høyere utnyttelse av cellen, vil dynamisk IR-fall øke. Eksisterende flyt/teknikker som har blitt brukt for å signere designet, enten alt eller noe av det vil være anvendelig på lavere teknologinode. Ingeniører må bekrefte hva slags kontroller som er nødvendige. La oss ta en titt på noen lukkingstidspunkt, pdv-lukking, testing og pakkingsutfordringer og teknikker, som kan brukes til å signere designet på en effektiv måte.
utfordringer:
(A) Strømplanlegging
Kraftplanlegging er det mest kritiske og viktigste stadiet i ethvert design. God kraftplanlegging forhindrer IR- og EM-problemer. I lavere teknologinode, ettersom designet blir tettere, har det blitt mer avgjørende ettersom metalllagstablingen har økt. Dessuten har den nedre lagtykkelsen blitt mindre. I lavere geometri har også driftsspenningen gått ned. Så kraftplanlegging bør være robust for bedre IR og EM. I lavere teknologinode vil antallet vialagsstabling være flere. Denne høye viastakken kan skape problemer i signalruting. Så i stedet for en enkelt viastack, kan vi dele den med mellomliggende kraftlag. Dette vil tillate oss å bruke rutingressurser effektivt og distribuere kraft effektivt. I dag bruker nesten alle enheter power gating og switch power supply (SPS) teknikker for strømstyring. I SPS-teknikken er fordelingen av kraftceller ensartet og dekker arealet til alle std. cellelogikk. For å lage strømdomener er det en mulighet for en ytterligere partisjon av svitsjet strømnett, som avhenger av geometrien til strømporten.
I vårt design har vi brukt PG-armering sammen med teknikkene beskrevet tidlig i denne delen. Som vi vet er nedre lag mer motstandsdyktige, derfor vil forsterkning i disse lagene hjelpe mye i IR. Vi kan få opptil 3-5 mV på bare VIA1/VIA2/VIA3-forsterkning som er avhengig av hvor mange vias som er lagt til.
(B) IR/EM
Det er to typer IR-fall som tas i betraktning. Gjennomsnittlig spenningsfall kan betraktes som et statisk IR-fall for designet. Mens bytte av cellene fører til dynamisk IR-fall. I noder med høyere teknologi, på grunn av nok tilstedeværelse av avkoblingskapasitans, var statisk IR-fall nyttig i signoff-analyse. Mens dynamisk IR-fall forårsaket når store mengder logikk bytter om gangen, noe som blir til toppstrømforespørsel.
I tillegg til den konvensjonelle metoden for å løse IR, har vi brukt IR bevisst plassering i vårt design som en løsning. Buffere/invertere plassert i kanal er hovedkilden til IR-fall, spesielt gjennomstrømningsdominerte design. Den eneste utfordringen er at blokken skal ha nok kanalareal til å spre cellene.
(C) Timing og PDV
Timing er svært kritisk og viktig sjekk for signoff. Det inkluderer overgangsbrudd, oppsett, hold, min pulsbredde, klokkeportkontroller, etc. I lavere geometri blir designen dag for dag mer kompleks, og derfor har timing av lukking blitt vanskelig. Vi har også møtt noen tidsproblemer i designet vårt. For å være mer spesifikk, i tidsbruddet har vi satt opp kritisk design, og også maks trans, max_cap, min_pulse_width som DRVs er krenket som vist i tabell 1. Antall krenkende baner for oppsett var 350 og WNS er -356 ps i PT verktøy før du løser brudd. Lasterommet er ikke mye berørt, bare 20 stier er krenket. På grunn av verktøybegrensningene, for å løse disse bruddene, har vi gått gjennom algoritmen som vi vil diskutere i ECO-flytseksjonen. Vi har fokusert på hovedsakelig cellestørrelse og Vt-bytte, da innsetting av buffer vil øke arealet samt påvirke rutingen av designet. Verktøyet er ikke i stand til å løse bruddet i klokkebanen da det er satt til ikke å berøre, vi har brukt inverter-parbuffer i banen for å forbedre oppsettstimingen. Det er fortsatt én sti, mem til reg bane, som er svært viktig å løse med verktøy eller manuelt. Max_trans og Max_cap brudd er også oppfylt. Etter å ha fikset ECO PT-verktøyet når øko-rutekjøring er utført i ICC-verktøyet, har oppsettet møtt 30ps og kan lukke designet med suksess etter å ha løst inn til reg og reg til ut-bane ved å bruke samme strategier.
parametere | Før kostnad | Etter kostnad |
---|---|---|
max_Transition | 5.140 (V) | 0.00 (MET) |
max_fanout | 0.00 (MET) | 0.00 (MET) |
max_cap | 1.275 (V) | 0.00 (MET) |
min_pulsbredde | 141.677 (V) | 141.677 (V) |
min_periode | 0.287 (MET) | 0.00 (MET) |
Parametere REG2REG Path | Før (ns) | Etter (ns) |
---|---|---|
WNS-oppsett | -0.356 | -0.010 |
NVP | 350 | 1 |
WNS Hold | -0.0027 | 0.00 |
NVP | 20 | 0 |
Tabell 1 Tidsmålingsresultater
For lavere teknologinode er PDV-sjekkene økt. Det er ekstra fysiske celler som må brukes for å oppfylle kravene til fysisk kontroll. På grunn av dobbeltmønster, har DRC-sjekkene knyttet til dobbeltmønster som oddetallssyklus blitt økt. Avkastningsanalysen må også utføres for lavere teknologinoder.
Løsninger på utfordringene ovenfor:
STA Flow
Statisk tidsanalyse er veldig viktig og en raskere måte å analysere/verifisere alle tidsstiene på i forskjellige designstadier. Andre metoder for tidsanalyse som simulering kan bekrefte den delen av designet som vi gir stimulans for. Å verifisere alle disse tidsstiene med milliarder av porter er for sakte, og vi er ikke i stand til å verifisere timingen fullstendig. Figur 3. viser den grunnleggende STA-flyten med alle nødvendige innganger samt utganger som vil bli matet til PNR-verktøyet for å løse tidsbrudd og DRV-er. STA-verktøy som Prime Time av Synopsys trenger netlist på gatenivå, SDC, SPEF, SDF, bibliotekfiler som input. Utdata vil være tidsrapporter og ECO tcl-fil, som mates til PNR-verktøyet for å implementere i design med løste tidsbrudd og DRV-er.
ØKOFLØT
For å møte bruddet etter å ha implementert designet fysisk, brukes den tekniske endringsordren. Økoflyt brukes til å forbedre timing, DRV-er, strøm, areal og andre begrensninger på ethvert stadium som innleggsplassering, post-cts, post-ruting. Det er to typer øko, alle lag øko og fryse silisium øko. Mask generering gjøres vanligvis etter alle lag ECO. For å redusere betydelige kostnader etter tapeout-fasen er metall/base (silisium) øko gjort i maskegenerering. Algoritmen eller teknikkene for å løse bruddet ved hjelp av ECO-flyt som vi har brukt er vist i figur 4. Som input gir vi stigrupper som skal fikses og antall iterasjoner. Etter å ha analysert tidsstien, vil vi se etter slakk <0. For hver bane som bryter, må vi se etter celleforsinkelsen. I flyt holder vi oss til å løse DRV-er først og deretter timing.
Det er i utgangspunktet fire metoder som kan brukes til å løse timing som cellestørrelse, VT-bytte, bufferinnsetting og bruk av inverterbufferpar i klokkenettverk. I cellestørrelsesmetoden kan vi utlede den nåværende drivstyrken til celle som bryter bane og se etter tilgjengeligheten av celle med høyere drivstyrke eller alternativ lib-celle for å erstatte cellen for å forbedre timingen. Hvis det ikke finnes en slik alternativ eller høyere drivstyrkecelle tilgjengelig i biblioteket, kan vi gå for den andre metoden som er VT-bytte. I VT-bytting grep vi kombinasjonscellene og bytter VT-en deres til ULVT, noe som også resulterer i timingforbedring. Tredje metode er bufferinnsetting, for å bryte det lange nettet, som påvirker nettets kapasitans, og dermed celleforsinkelse. Etter at alt eco-fix er gjort, kan vi ha de endelige økodataene til å kjøre i PNR-verktøyet. Den samme ECO-flyten er implementert i vårt design, resultatene og effektene er diskutert i timing og pdv-utfordringer.
Andre utfordringer:
(A) Testing med redusert lavt antall pinner
På grunn av krymping i størrelsen på brikken til 28nm, 16nm, 7nm og utover, øker til og med antallet I/O-pinner på prosessoren der flere typer testmønstre (flere logiske porter som skal testes) brukes i flere testsykluser for å oppnå høy testkvalitet. For å begrense bruken av antall pinnetellinger og reduksjon i den generelle testtimingen på en mer effektiv måte, tyr DFT-ingeniører til nye testbarhetsteknikker som kan brukes på et økende antall pinnetellinger, og skanne mønstre på en effektiv måte, f. som redusert pin-count testing (RPCT) og også oppnå maksimal feildekning.
Redusert testing med lavt antall pinner er en effektiv løsning som tillater bruk av testmønstre ved hastighet ved bruk av lavkosttestere som er svært pinnebegrensede for å oppnå feildekning og implementeringstestingstid med minimal innvirkning på design.
(B) Emballasjekompleksitet
Den opprinnelige rollen til emballasje var ganske enkelt å beskytte brikkene inni, men emballasjen blir like komplisert som å utvikle en kompleks SoC(ASIC).
I halvlederproduksjonsprosessen er brikkeemballasje et av de mest kritiske elementene, som har oversvømmet med innovasjon og kompleksitet, og spesielt ettersom transistorstørrelsen reduseres. Under pakking gjennomgår lavere teknologinoder to tilstander: i) Lekkasje av forseglet emballasje. ii) Logiske signaler forringes ved kontakt. Disse nodene gjennomgår kritiske pakkeaktiviteter fra start til slutt, som inkluderer: emballasje på wafer-nivå (etsing av litografi og isolasjon), bumping, vifte ut, brikkestabling og andre teknikker som har bidratt til brikkene med liten formfaktor for høyhastighets funksjonalitet som klienten forventet innen mobilelektronikk og andre teknologier.
konklusjonen
Med tiden har metalltykkelsen, stigningen og cellehøyden i lavere teknologi redusert, noe som har introdusert ny kompleksitet i kraftplanlegging. Også på grunn av det har den introdusert nye IR/EM, timing, PDV, reduserte tester med lavt antall pinner og pakkekompleksitetsutfordringer. Etter å ha gått gjennom disse utfordringene har PNR, tidsflyt, pin-antall og emballasje blitt tilpasset, noe som hjelper oss å redusere utfordringene med lavere teknologiavtegn. Så langt har vi diskutert alle utfordringene og dens løsninger for designavslutningen for å utnytte den i henhold til tidsplanen, som er den viktigste milepælen for å utvikle enhver ASIC. Hvis du er ute etter laveffekt ASIC-designhjelp, vi er her for å hjelpe!
Forfattere:
- Logg inn
- Aktiviteter
- algoritme
- analyse
- Søknad
- søknader
- AREA
- ASIC
- tilgjengelighet
- Baby
- Biggest
- Bit
- virksomhet
- kameraer
- biler
- forårsaket
- utfordre
- endring
- Sjekker
- chip
- chips
- klienter
- nedleggelse
- Cloud
- sky infrastruktur
- Samle
- Selskaper
- databehandling
- Tilkoblede enheter
- Tilkobling
- bidratt
- Gjeldende
- dato
- Datasenter
- datasentre
- forsinkelse
- Etterspørsel
- utforming
- Enheter
- domener
- kjøring
- Drop
- Tidlig
- Edge
- Effektiv
- Elektronikk
- Ingeniørarbeid
- Ingeniører
- etc
- gjennomføring
- eksperter
- Fed
- Fiken
- Figur
- Film
- Først
- Fix
- flyten
- Frys
- Gates
- geometri
- Global
- god
- flott
- Grid
- Grow
- Økende
- helsetjenester
- her.
- Høy
- hold
- Hvordan
- HTTPS
- stort
- ICS
- Påvirkning
- Inkludert
- Øke
- industriell
- industri
- Infrastruktur
- Innovasjon
- Internet
- Internett av ting
- IOT
- saker
- IT
- Jobb
- nøkkel
- føre
- Nivå
- Bibliotek
- Lang
- større
- ledelse
- produksjon
- maske
- metall
- Mobil
- overvåking
- nett
- nettverk
- nettverk
- nettverk
- noder
- drift
- rekkefølge
- Annen
- emballasje
- ytelse
- planlegging
- makt
- beskytte
- kvalitet
- redusere
- Rapporter
- Krav
- Ressurser
- Resultater
- Rute
- Kjør
- skanne
- sikkerhet
- halvledere
- sett
- Del
- simulering
- Størrelse
- slakk
- So
- Solutions
- LØSE
- splittet
- spre
- Scene
- Begynn
- stimulus
- levere
- støtte
- Bytte om
- system
- Systemer
- Technologies
- Teknologi
- telekom
- test
- Testing
- Blokken
- tid
- berøre
- Transformation
- us
- Verifisering
- wearables
- Utbytte