7 Ferramentas a serem consideradas no DFT Flow para Design de Dispositivos IoT

O Gartner diz que mais de 6.4 bilhões de dispositivos de Internet das Coisas (IoT) estarão em uso em 2016, e esse número crescerá para mais de 20 bilhões por 2026, não há dúvidas sobre a importância dos produtos habilitados para IoT para esse mercado.

Para a indústria de semicondutores, três fatores são cruciais quando se trata de plataformas IoT: um modelo de negócios viável, design de dispositivo confiável e testabilidade desses dispositivos nos próximos anos. Com o surgimento da IoT e design de dispositivos para o mercado, um dos maiores desafios para os fabricantes e integradores ao projetar produtos habilitados para IoT com projetos e custos de baixo consumo de energia seria aplicar metodologia de design para testabilidade (DFT) no nível da placa para desempenho eficiente na área necessária para caber no dispositivo.

As principais complexidades no design de IoT são:

• Volume de dados do dispositivo IoT verifica em menos intervalo de tempo: Cada dispositivo IoT tem seu próprio hardware e pode ter diferentes variantes de software. Torna-se difícil testar todas as combinações possíveis de grande número de volume de dados em menos tempo de teste e a um custo baixo.
• Comportamento de falha do dispositivo IoT na implantação: Na implantação da IoT, a pesquisa predominante analisou que está se tornando complexo no teste de comportamento de falha em vários elementos, incluindo: i) Nós de geometria inferior, ii) Sensor iii) Conectividade e iv) Consumo de energia.
• Design de chip de memória inteligente para dispositivo IoT: É uma das considerações críticas em aplicativos de IoT. Para atender à necessidade de produtos de última geração, a memória está subindo um nível: memória flash tradicional de 8 bits para memória flash incorporada para memória de consumo ultrabaixo. Esse crescimento teve vários problemas, como:
  • O consumo de memória precisa ser testado exaustivamente para saber a resposta dos dispositivos.
  • Os sensores IoT ficam sem memória quando são integrados com várias solicitações de sinal no sistema do dispositivo.
  • Vazamento de memória se não monitorado com precisão durante o teste.

As seções mencionadas abaixo se aprofundam nas ferramentas de testabilidade para superar os desafios mencionados acima na produção de dispositivos habilitados para IoT confiáveis ​​para atingir ~ 100% de testabilidade, garantindo o funcionamento adequado do design de IoT: 1. Inserção de digitalização:

• Objetivo da ferramenta
  • SCAN é uma técnica de projeto DFT usada no projeto IC para aumentar a testabilidade geral de um circuito. A arquitetura de inserção do SCAN ajuda a testar cada um dos elementos lógicos no IC, independentemente de sua posição, inserindo vetores de teste nos pinos do dispositivo. Também ajuda a compactar a estrutura do SCAN inserindo a arquitetura CODEC (Compressor De-Compressor), que ajudará a otimizar a utilização dos pinos do dispositivo para fins de DFT.
• Descrição da ferramenta
  • Synopsys - Compilador DFT é útil para implementar várias metodologias de DFT, como inserção de cadeia SCAN, inserção de ponto de teste, inserção de compressão, inserção de varredura de limite e envolvimento de núcleo. É útil para implementação de arquitetura de compressor-descompressor de vários níveis, o que será útil na otimização do volume de dados de teste e na redução do tempo de teste.
  • Tessent - Test Kompressé útil para inserção de SCAN junto com técnica de compressão no chip, que é útil na otimização do volume de dados de teste e na redução do tempo de teste.

2. ATPG

• Objetivo das Ferramentas
  • ATPG (Geração automática de padrões de teste) é um método programado de algoritmo automatizado para gerar padrões de teste. Os padrões de teste gerados são usados ​​para testar dispositivos semicondutores a fim de identificar a causa da falha e segregar dispositivos defeituosos e dispositivos bons com base em sua resposta.
• Descrição das ferramentas
  • Synopsys - TetraMAX ATPG é útil para vários modelos de falha e vários formatos de geração de padrão com tempo de execução ideal. É útil para otimizar a geração de padrões, análise de cobertura e depuração.
  • Tessent - FastScan é útil para a geração de padrões otimizados de vários modelos de falha, como travamento, transição, várias transições de detecção, reconhecimento de tempo e caminho crítico.

3. MBIST

• Objetivo das Ferramentas
  • MBIST (Memory Built in Self-Test) é implementado logicamente dentro do chip para testar a memória. Devido à diminuição da área e ao aumento da complexidade da memória, a probabilidade da presença de defeitos de fabricação aumenta, testar memórias em um chip é muito crítico.
• Descrição das ferramentas
  • Synopsys - SMS é uma solução abrangente e integrada de teste, reparo e diagnóstico que oferece suporte a memórias incorporadas reparáveis ​​ou não reparáveis ​​em fundições, nós de processo e fornecedores de memória IP. Sua implementação de projeto altamente automatizada e fluxo de diagnóstico permitem que os projetistas de System-on-Chip (SoC) obtenham um fechamento rápido do projeto e melhorem significativamente o tempo de lançamento no mercado e o tempo de rendimento na produção em volume. Para maiores informações, Clique aqui
  • Tessent - MBIST fornece uma solução completa para testes, diagnósticos e reparos rápidos de memória incorporada. A arquitetura da solução é hierárquica, permitindo que recursos BIST e de autorreparo sejam adicionados a núcleos individuais, bem como no nível superior. Ele inclui um fluxo de automação abrangente e exclusivo que fornece verificação de regras de design, planejamento de testes, integração e verificação, tudo no nível RTL ou portão. Para maiores informações, Clique aqui

4. Boundary Scan e JTAG

• Objetivo das Ferramentas
  • A varredura de limite é um método ou arquitetura para testar interconexões (linhas de fio) em subblocos dentro de um circuito integrado (IC) ou placas de circuito impresso. A arquitetura de varredura de limite é útil na depuração de subblocos e sua interface.
• Descrição das ferramentas
  • Compilador Synopsys-Design (Compilador DFT) possui recurso de inserção de varredura de limite.

5. Equivalência lógica

• Objetivo das Ferramentas
  • As ferramentas de verificação de equivalência lógica ajudam a verificar se a funcionalidade pretendida do projeto permanece a mesma antes e depois da inserção da arquitetura DFT, como MBIST, SCAN e Boundary SCAN, etc.
• Descrição das ferramentas
  • Formalidade da sinopse é útil para verificação de equivalência lógica funcional (EC) para iteração subsequente do projeto junto com a implementação do ciclo ECO.
  • Cadência Conformal é útil para verificação de equivalência lógica funcional (EC) para iteração subsequente do projeto com tempo de execução mínimo.

6. GLS

• Objetivo das Ferramentas
  • GLS (Gate Level Simulation) é usado para verificar a arquitetura DFT realizando simulação de padrões ATPG. Isso ajudará a identificar se há alguma discrepância presente nas arquiteturas MBIST, SCAN e Boundary SCAN.
• Descrição das ferramentas
  • Sinopse VCS é útil para simulação de padrão de teste com desempenho ideal e tempo de execução mínimo.
  • Cadência Xcelium é útil para simulação de padrão de teste com desempenho aprimorado e tempo de execução mínimo com multi-core.

7. Depuração Visual

• Objetivo das Ferramentas
  • Visual Debug é o método amplamente utilizado na indústria de semicondutores para analisar as falhas identificadas durante o GLS. Ele aprimora os recursos de depuração do engenheiro DFT, analisando visualmente os valores do sinal em elementos/nós lógicos com falha.
• Descrição das ferramentas
  • Sinopse -Verdi é útil para análise visual do sinal de projeto, carregando o despejo de forma de onda do sinal e depurando a conectividade do sinal de projeto no esquema, carregando netlist para projetos complexos.
  • Cadência - SimVision é um ambiente interativo útil para análise visual de sinais de design e análise de visualização esquemática de netlist.

Quando os engenheiros da DFT desafiam a necessidade de testabilidade e sua complexidade no design de dispositivos IoT, há uma série de perguntas que precisam ser respondidas.

• Por que precisamos de precisão na implantação de produtos de última geração?
• Por que precisamos testabilidade nas funcionalidades de IoT?
• Como implementar um projeto de nó de geometria inferior eficiente para obter um tempo de lançamento no mercado mais rápido?

Para melhor compreensão e assistência nas questões mencionadas acima e nos problemas gerais de testabilidade dos circuitos que provavelmente ocorrerão no processo DFT do seu chip, entre em contato com a equipe da eInfochips. A eInfochips trabalhou nas ferramentas mencionadas acima por meio de várias organizações clientes baseadas em produtos de nível 1 e tem vasta experiência nisso.
Gostaria de saber mais sobre como os eInfochips ajudam os clientes na arquitetura DFT-DFM para dispositivos IoT? Entre em contacto com a gente.

Coautor:

Komal Chauhan