As megatendências mais disruptivas que afetam a indústria de rede ASIC hoje incluem a Internet das Coisas (IoT), nuvem e redes 4G / 5G. Todos os especialistas da indústria concordam que de 2020 para 2025, dezenas de bilhões de dispositivos conectados estarão coletando dados e enviando-os através da rede definida por software (SDN) para o sistema de rede baseado em ASIC.
Hoje, estamos em uma era de conectividade em qualquer lugar, qualquer dispositivo e computação a qualquer hora, incluindo aplicativos para residências, sistemas industriais, câmeras de segurança, monitoramento de bebês, cuidados com a saúde, vestíveis, carros e muito mais. Os participantes da indústria de semicondutores e da indústria de rede estão enfrentando essa transformação, agindo como “apoiadores” da era de inovação de IoT de próxima geração.
De acordo com um dos CEOs de um dos maiores provedores globais de soluções de rede, “a nuvem é a maior tendência que está impactando a indústria de rede”. É função das empresas de rede ajudar as operadoras de telecomunicações a transformar e expandir sua nuvem, além de ajudar as empresas a conectar seus próprios data centers à nuvem.
Mais uma vez, as empresas de soluções de semicondutores estão envolvidas no projeto e fabricação de ICs, processadores integrados, chips de filme fino de baixo custo e outras ferramentas de rede, que ajudam a cumprir o potencial de negócios da nuvem para suportar soluções de rede. Os clientes exigem soluções de rede de ponta, que irão suportar os fenomenais requisitos de infraestrutura em nuvem em 2020 e além.
Deve-se ter em mente que, embora a indústria de rede de semicondutores apresente novos desafios para melhorar a potência, o desempenho e a área. O marco principal em desenvolver ASIC está gravando dentro do cronograma. No design de chip, particionamento, uso de geometria, roteamento/distribuição de recursos e execução de bloco tem seu próprio conjunto de desafios e há uma enorme confiabilidade no fechamento da verificação física da qualidade de cada bloco. As técnicas/fluxo existentes não serão boas o suficiente para atender a essas verificações extras. As verificações de PDV, como DRC, foram aumentadas devido principalmente à introdução de padrões duplos.
Além disso, o planejamento de energia tornou-se mais crítico devido à menor tensão operacional, IR e requisitos EM. Devido à maior frequência de operação e maior utilização da célula, a queda dinâmica de IR será aumentada. O fluxo/técnicas existentes que foram usadas para aprovar o design, se todo ou parte dele será aplicável no nó de tecnologia inferior. Os engenheiros precisam confirmar que tipo de verificações são necessárias. Vamos dar uma olhada em alguns desafios e técnicas de fechamento de tempo, fechamento de pdv, testes e empacotamento, que podem ser usados para aprovar o design de maneira eficiente.
desafios:
(A) Planejamento de energia
O planejamento de energia é a etapa mais crítica e importante de qualquer projeto. Um bom planejamento de energia evita problemas de IR e EM. No nó de tecnologia inferior, conforme o design se torna mais denso, ele se torna mais crucial conforme o empilhamento da camada de metal aumenta. Além disso, a espessura da camada inferior tornou-se menor. Na geometria inferior, a tensão operacional também diminuiu. Portanto, o planejamento de energia deve ser robusto para melhor IR e EM. No nó de tecnologia inferior, o número de camadas de empilhamento de via será maior. Essa alta via pilha pode criar problemas no roteamento do sinal. Portanto, em vez de uma única via pilha, podemos dividi-la com camadas de poder intermediárias. Isso nos permitirá usar recursos de roteamento de forma eficiente e distribuir energia de maneira eficaz. Hoje em dia, quase todos os dispositivos usam técnicas de controle de energia e fonte de alimentação comutada (SPS) para gerenciamento de energia. Na técnica SPS, a distribuição das células de energia é uniforme cobrindo a área de todos os padrões. lógica celular. Para criar domínios de energia, existe a possibilidade de uma partição adicional da rede elétrica comutada, que depende da geometria do bloqueio de energia.
Em nosso projeto, usamos reforço PG junto com as técnicas descritas no início desta seção. Como sabemos, as camadas inferiores são mais resistentes, portanto, o reforço nessas camadas ajudará muito em IR. Podemos ganhar até 3-5 mV apenas com reforço VIA1 / VIA2 / VIA3 dependendo de quantas vias forem adicionadas.
(B) IR / EM
Existem dois tipos de queda de IV que são levados em consideração. A queda de tensão média pode ser considerada uma queda de IR estática para o projeto. Considerando que a comutação das células leva à queda de IR dinâmica. No nó de alta tecnologia, devido à presença suficiente de capacitância de desacoplamento, a queda de IR estática foi útil na análise de aprovação. Considerando que a queda de IR dinâmica é causada quando uma grande quantidade de lógica muda de uma vez, o que se transforma em solicitação de corrente de pico.
Além do método convencional de solução de infravermelho, usamos o posicionamento ciente de infravermelho em nosso projeto como uma solução. Buffers / inversores colocados no canal são a principal fonte de queda de infravermelho, especialmente em projetos dominados por feedthrough. O único desafio é que o bloco deve ter área de canal suficiente para espalhar as células.
(C) Tempo e PDV
O tempo é uma verificação muito crítica e importante para aprovação. Inclui violação de transição, configuração, espera, largura mínima de pulso, verificações de clock, etc. Em geometrias mais baixas, dia-a-dia, o projeto está ficando mais complexo, portanto, o fechamento de tempo tornou-se difícil. Também enfrentamos alguns problemas de tempo em nosso design. Para ser mais específico, na violação de tempo temos o projeto crítico de configuração e também os DRVs max trans, max_cap, min_pulse_width são violados conforme mostrado na Tabela 1. O número de caminhos violados para configuração foi 350 e o WNS é -356 ps em PT ferramenta antes de resolver violações. A retenção não é muito afetada, apenas 20 caminhos são violados. Devido às limitações da ferramenta, para resolver essas violações passamos pelo algoritmo que discutiremos na seção de fluxo ECO. Nós nos concentramos principalmente no dimensionamento de células e na troca de Vt, pois a inserção de buffer aumentará a área e afetará o roteamento do projeto. A ferramenta não é capaz de resolver a violação no caminho do relógio, pois está definida para não tocar, usamos o buffer do par do inversor no caminho para melhorar o tempo de configuração. Ainda existe um caminho, mem to reg path, que é muito crítico para resolver por ferramenta ou manualmente. A violação de Max_trans e Max_cap também é atendida. Depois de corrigir a ferramenta ECO PT quando a execução da rota ecológica é feita na ferramenta ICC, a configuração atingiu 30ps e pode fechar com sucesso o projeto após resolver o caminho de entrada para registro e registro para saída usando as mesmas estratégias.
parâmetros | Antes do Custo | Após o custo |
---|---|---|
max_Transição | 5.140 (V) | 0.00 (MET) |
max_fanout | 0.00 (MET) | 0.00 (MET) |
max_cap | 1.275 (V) | 0.00 (MET) |
min_pulse_width | 141.677 (V) | 141.677 (V) |
min_período | 0.287 (MET) | 0.00 (MET) |
Parâmetros REG2REG Path | Antes (ns) | Depois (ns) |
---|---|---|
Configuração WNS | -0.356 | -0.010 |
NVP | 350 | 1 |
Retenção WNS | -0.0027 | 0.00 |
NVP | 20 | 0 |
Tabela 1 Resultados de tempo
Para o nó de tecnologia inferior, as verificações de PDV foram aumentadas. Existem células físicas extras que precisam ser usadas para atender aos requisitos de verificações físicas. Devido à padronização dupla, as verificações DRC relacionadas à padronização dupla, como ciclo ímpar, foram aumentadas. Além disso, a análise de rendimento precisa ser realizada para nós de tecnologia inferior.
Soluções para os desafios acima:
Fluxo STA
A análise de temporização estática é uma maneira muito importante e rápida de analisar / verificar todos os caminhos de temporização em diferentes estágios de projeto. Outros métodos de análise de tempo, como simulação, podem verificar a parte do projeto para a qual fornecemos estímulos. Verificar todos esses caminhos de tempo com bilhões de portas é muito lento e não podemos verificar o tempo completamente. A Figura 3. mostra o fluxo STA básico com todas as entradas necessárias, bem como saídas que serão alimentadas à ferramenta PNR para resolver violações de temporização e DRVs. A ferramenta STA, como Prime Time da Synopsys, precisa de netlist de nível de porta, SDC, SPEF, SDF, arquivos de biblioteca como entrada. A saída será relatórios de temporização e arquivo tcl ECO, que é alimentado para a ferramenta PNR para implementar no projeto com violações de temporização resolvidas e DRVs.
FLUXO ECO
Para atender a violação após a implementação física do projeto, a ordem de alteração de engenharia é usada. O fluxo ecológico é usado para melhorar seu tempo, DRVs, potência, área e outras restrições em qualquer estágio, como colocação de postes, cts de postes, roteamento de postes. Existem dois tipos de eco, o eco de todas as camadas e o eco de silício congelado. A geração da máscara geralmente é feita após todo o ECO da camada. A fim de reduzir significativamente o custo após a fase de tapeout, o eco metal/base (silício) é feito na geração da máscara. O algoritmo ou técnicas para resolver a violação usando ECO flow que usamos é mostrado na figura 4. Como entrada, fornecemos grupos de caminhos a serem corrigidos e o número de iterações. Depois de analisar o caminho de tempo, verificaremos a folga <0. Para cada caminho violado, temos que verificar o atraso da célula. No fluxo, resolvemos primeiro os DRVs e depois o tempo.
Existem basicamente quatro métodos que podem ser usados para resolver o tempo, como dimensionamento de células, troca de VT, inserção de buffer e usando o par de buffer do inversor na rede de relógio. No método de dimensionamento de célula, podemos derivar a força motriz atual da célula do caminho violador e verificar a disponibilidade de uma célula de força motriz maior ou célula lib alternativa para substituir a célula a fim de melhorar o tempo. Se não houver uma célula de força de unidade alternativa ou superior disponível na biblioteca, podemos ir para o segundo método que é a troca VT. Na troca de VT, fazemos o grep das células combinatórias e trocamos seu VT por ULVT, o que também resulta em melhoria de tempo. O terceiro método é a inserção de buffer, para quebrar a longa rede, que afeta a capacitância da rede e, portanto, o atraso da célula. Depois que todo o eco fix estiver concluído, podemos ter os dados finais do eco para executar na ferramenta PNR. O mesmo fluxo ECO foi implementado em nosso projeto, os resultados e os efeitos são discutidos na seção de desafios de tempo e pdv.
Outros desafios:
(A) Teste de contagem reduzida de pinos baixos
Devido à redução do tamanho do chip para 28nm, 16nm, 7nm e além, até mesmo o número de pinos de E/S no processador aumenta onde vários tipos de padrões de teste (mais portas lógicas a serem testadas) aplicados em vários ciclos de teste para alcançar alta qualidade de teste. Para limitar o uso do número de contagens de pinos e reduzir o tempo geral de teste de uma maneira mais eficiente, os engenheiros da DFT estão recorrendo a novas técnicas de testabilidade para aplicar em um número crescente de contagens de pinos e padrões de varredura de maneira eficiente, como como teste de contagem de pinos reduzida (RPCT) e também obter cobertura máxima de falhas.
O teste de contagem reduzida de pinos é uma solução eficaz que permite a aplicação de padrões de teste em velocidade usando testadores de baixo custo que são muito limitados por pinos, a fim de obter cobertura de falhas e tempo de teste de implementação com impacto mínimo no design.
(B) Complexidade da embalagem
A função original da embalagem era simplesmente proteger os chips internos, mas a embalagem está se tornando tão complicada quanto desenvolver um SoC complexo (ASIC).
No processo de fabricação de semicondutores, a embalagem do chip é um dos elementos mais críticos, que foi inundado com inovação e complexidade, especialmente à medida que o tamanho do transistor diminui. Durante a embalagem, os nós de tecnologia inferior passam por duas condições: i) Vazamento da embalagem lacrada. ii) Os sinais lógicos degradam quando em contato. Esses nós passam por atividades críticas de empacotamento do início ao fim, que incluem: empacotamento em nível de wafer (litografia de gravação e isolamento), colisão, espalhamento, empilhamento de chip e outras técnicas que contribuíram para os chips de fator de forma pequeno para alta velocidade funcionalidade que o cliente esperava em eletrônicos móveis e outras tecnologias.
Conclusão
Com o tempo, na tecnologia mais baixa, a espessura do metal, o passo e a altura da célula diminuíram, o que introduziu uma nova complexidade no planejamento de energia. Também devido a isso, ele introduziu novos IR / EM, temporização, PDV, testes de baixa contagem de pinos reduzidos e desafios de complexidade de embalagem. Depois de passar por esses desafios, PNR, fluxo de tempo, contagem de pinos e embalagem foram personalizados, o que nos ajuda a mitigar os desafios de aprovação de tecnologia mais baixa. Até agora, discutimos todos os desafios e suas soluções para o fechamento do projeto para aproveitá-lo dentro do prazo, que é o principal marco a ser alcançado para o desenvolvimento de qualquer ASIC. Se você está procurando assistência para design ASIC de baixo consumo de energia, Estamos aqui para ajudar!
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