Cele mai perturbatoare megatendințe care afectează astăzi industria de rețele ASIC includ Internetul lucrurilor (IoT), Cloud și rețelele 4G/5G. Toți experții din industrie sunt de acord cu asta de la 2020 la 2025, zeci de miliarde de dispozitive conectate vor colecta date și le vor trimite prin intermediul rețelei definite de software (SDN) către sistemul de rețea bazat pe ASIC.
Astăzi, ne aflăm într-o eră a conectivității oriunde a oricărui dispozitiv și a calculatoarelor în orice moment, inclusiv aplicații pentru gospodării, sisteme industriale, camere de securitate, monitorizarea bebelușilor, îngrijirea sănătății, purtabile, mașini și multe altele. Industria semiconductoarelor și actorii din industria rețelelor se află în chinul acestei transformări, acționând ca „susținători” ai erei inovației IoT de generație următoare.
Potrivit unuia dintre directorii generali ai unuia dintre cei mai mari furnizori de soluții de rețea la nivel mondial, „Cloud-ul este cea mai mare tendință care afectează industria rețelelor”. Este sarcina companiilor de rețea să ajute operatorii de telecomunicații să-și transforme și să-și dezvolte cloud-ul, în plus față de a ajuta întreprinderile să-și conecteze propriile centre de date la cloud.
Din nou, companiile de soluții de semiconductori sunt angajate în proiectarea și fabricarea de circuite integrate, procesoare încorporate, cipuri cu film subțire la preț redus și alte instrumente de rețea, care ajută la îndeplinirea potențialului de afaceri al cloud-ului pentru a susține soluții de rețea. Clienții solicită soluții de rețea de ultimă generație, care vor rezista cerințelor fenomenale de infrastructură cloud în 2020 și ulterior.
Trebuie reținut că, deși industria rețelelor de semiconductori prezintă noi provocări pentru a îmbunătăți puterea, performanța și suprafața. Etapa cheie în dezvoltarea ASIC îl înregistrează în timp util. În proiectarea cipurilor, partiționarea, utilizarea geometriei, rutarea/distribuția resurselor și execuția blocurilor au propriul set de provocări și există o fiabilitate uriașă pentru fiecare închidere fizică a verificării calității blocului. Tehnicile/fluxul existente nu vor fi suficient de bune pentru a îndeplini aceste verificări suplimentare. Verificările PDV, cum ar fi DRC, au fost crescute din cauza introducerii în mare parte a modelului dublu.
De asemenea, planificarea energiei a devenit mai critică din cauza tensiunii de operare mai scăzute, a cerințelor IR și EM. Datorită frecvenței de operare mai mari și utilizării mai mari a celulei, căderea dinamică a IR va crește. Fluxul/tehnicile existente care au fost utilizate pentru a semna proiectul, indiferent dacă toate sau unele dintre ele vor fi aplicabile pe nodul de tehnologie inferior. Inginerii trebuie să confirme ce fel de verificări sunt necesare. Să aruncăm o privire la unele provocări și tehnici de închidere temporală, închidere pdv, testare și ambalare, care pot fi folosite pentru a semna designul într-un mod eficient.
provocări:
(A) Planificarea energiei
Planificarea energiei este cea mai critică și importantă etapă a oricărui proiect. O bună planificare a energiei previne problemele IR și EM. În nodul tehnologic inferior, pe măsură ce designul devine mai dens, acesta a devenit mai important pe măsură ce stivuirea stratului de metal a crescut. De asemenea, grosimea stratului inferior a devenit mai mică. În geometria inferioară, tensiunea de funcționare a scăzut și ea. Deci, planificarea energiei ar trebui să fie robustă pentru IR și EM mai bune. În nodul tehnologic inferior, numărul de straturi de stivuire va fi mai mare. Această stivă mare poate crea probleme în rutarea semnalului. Deci, în loc de o singură stivă, o putem împărți cu straturi de putere intermediare. Acest lucru ne va permite să folosim eficient resursele de rutare și să distribuim eficient energia. În zilele noastre, aproape toate dispozitivele folosesc tehnici de tip power gating și switch power supply (SPS) pentru gestionarea energiei. În tehnica SPS, distribuția celulelor de putere este uniformă, acoperind aria tuturor std. logica celulară. Pentru a crea domenii de putere, există posibilitatea unei partiții suplimentare a rețelei de energie comutată, care depinde de geometria blocării puterii.
În proiectarea noastră, am folosit armătura PG împreună cu tehnicile descrise la începutul acestei secțiuni. După cum știm, straturile inferioare sunt mai rezistive, prin urmare, întărirea acelor straturi va ajuta foarte mult în IR. Putem câștiga până la 3-5 mV în doar întărirea VIA1/VIA2/VIA3, care depinde de câte vias adăugate.
(B) IR/EM
Există două tipuri de cădere IR care sunt luate în considerare. Căderea medie de tensiune poate fi considerată ca o cădere IR statică pentru proiectare. În timp ce comutarea celulelor duce la o scădere dinamică a IR. În nodul de tehnologie superioară, datorită prezenței suficiente a capacității de decuplare, căderea IR statică a fost utilă în analiza semnării. În timp ce scăderea dinamică a infraroșii este cauzată atunci când cantități mari de logice comută la un moment dat, ceea ce se transformă într-o solicitare de curent de vârf.
Pe lângă metoda convențională de rezolvare a IR, am folosit plasarea conștientă IR în proiectarea noastră ca soluție. Tampoanele/invertoarele plasate în canal sunt sursa majoră de cădere IR, în special modelele dominate prin feedthrough. Singura provocare este că blocul ar trebui să aibă suficientă zonă de canal pentru a răspândi celulele.
(C) Timing și PDV
Timpul este o verificare foarte critică și importantă pentru aprobare. Include încălcarea tranziției, configurarea, menținerea, lățimea minimă a impulsului, verificările de pornire a ceasului etc. În geometria inferioară, designul devine din ce în ce mai complex, prin urmare închiderea sincronizată a devenit dificilă. Ne-am confruntat, de asemenea, cu unele probleme de sincronizare în proiectarea noastră. Pentru a fi mai specific, în încălcarea timpului am configurat un design critic și, de asemenea, max trans, max_cap, min_pulse_width precum DRV-urile sunt încălcate, așa cum se arată în Tabelul 1. Numărul de căi de încălcare pentru configurare a fost 350 și WNS este -356 ps în PT instrument înainte de a rezolva încălcările. Calea nu este foarte afectată, doar 20 de poteci sunt încălcate. Din cauza limitărilor instrumentului, pentru a rezolva aceste încălcări am trecut prin algoritmul pe care îl vom discuta în secțiunea ECO flow. Ne-am concentrat în principal pe dimensionarea celulelor și pe schimbarea Vt, deoarece inserarea tamponului va crește zona și va afecta rutarea designului. Instrumentul nu este capabil să rezolve încălcarea în calea ceasului, deoarece este setat să nu atingă, am folosit tamponul de pereche de invertor în cale pentru a îmbunătăți timpul de configurare. Există încă o cale, calea mem to reg, care este foarte critic de rezolvat cu un instrument sau manual. Încălcarea Max_trans și Max_cap este, de asemenea, îndeplinită. După repararea instrumentului ECO PT atunci când rularea rutei eco este efectuată în instrumentul ICC, configurarea s-a întâlnit cu 30 ps și poate închide cu succes designul după rezolvarea căilor In to Reg și Reg to Out folosind aceleași strategii.
parametrii | Înainte de Cost | După Cost |
---|---|---|
max_Tranziție | 5.140 (V) | 0.00 (MET) |
max_fanout | 0.00 (MET) | 0.00 (MET) |
max_cap | 1.275 (V) | 0.00 (MET) |
min_pulse_width | 141.677 (V) | 141.677 (V) |
min_period | 0.287 (MET) | 0.00 (MET) |
Parametri REG2REG Calea | Înainte (ns) | După (ns) |
---|---|---|
Configurare WNS | -0.356 | -0.010 |
NVP | 350 | 1 |
WNS Hold | -0.0027 | 0.00 |
NVP | 20 | 0 |
Tabelul 1 Rezultate sincronizare
Pentru nodul de tehnologie inferioară, verificările PDV au fost mărite. Există celule fizice suplimentare care trebuie utilizate pentru a îndeplini cerința de verificări fizice. Datorită modelării duble, verificările DRC legate de modelarea dublă precum ciclul impar au fost mărite. De asemenea, analiza randamentului trebuie efectuată pentru nodurile cu tehnologie inferioară.
Soluții la provocările de mai sus:
STA Flow
Analiza statică a timpului este o modalitate foarte importantă și mai rapidă de a analiza/verifica toate căile de sincronizare în diferite etape de proiectare. Alte metode de analiză a timpului, cum ar fi simularea, pot verifica acea parte a designului pentru care oferim stimul. Pentru a verifica toate acele căi de sincronizare cu miliarde de porți este prea lent și nu putem verifica complet sincronizarea. Figura 3. prezintă fluxul STA de bază cu toate intrările necesare, precum și ieșirile care vor fi transmise instrumentului PNR pentru a rezolva încălcările de sincronizare și DRV-urile. Instrumentul STA precum Prime Time by Synopsys are nevoie de netlist la nivel de poartă, SDC, SPEF, SDF, fișiere de bibliotecă ca intrare. Rezultatele vor fi rapoartele de sincronizare și fișierul ECO tcl, care este transmis instrumentului PNR pentru a fi implementat în proiectare, cu încălcările de sincronizare rezolvate și DRV-uri.
ECO FLOW
Pentru a face față încălcării după implementarea fizică a proiectului, este utilizată ordinea de modificare a ingineriei. Fluxul eco este folosit pentru a vă îmbunătăți Timpul, DRV-urile, puterea, zona și alte constrângeri în orice etapă, cum ar fi plasarea postului, post cts, post rutare. Există două tipuri de eco, all layer eco și freeze silicon eco. Generarea măștilor se face în general după toate straturile ECO. Pentru a reduce costurile semnificative după faza de eliminare, metalul/baza (siliciul) eco se face în generarea măștilor. Algoritmul sau tehnicile de rezolvare a încălcării utilizând fluxul ECO pe care le-am folosit sunt prezentate în figura 4. Ca intrare, oferim grupuri de căi care trebuie fixate și numărul de iterații. După analizarea traseului de sincronizare, vom verifica slack-ul <0. Pentru fiecare cale care încalcă, trebuie să verificăm întârzierea celulei. În flux, rămânem să rezolvăm mai întâi DRV-urile și apoi sincronizarea.
Există, practic, patru metode care pot fi utilizate pentru a rezolva sincronizarea, cum ar fi dimensionarea celulelor, schimbarea VT, inserarea bufferului și utilizarea perechii de tampon invertor în rețeaua de ceas. În metoda de dimensionare a celulei, putem deduce puterea curentă de antrenare a celulei care încalcă calea și putem verifica disponibilitatea unei celule cu putere de antrenare mai mare sau a unei celule lib alternative pentru a înlocui celula pentru a îmbunătăți sincronizarea. Dacă nu există o astfel de alternativă sau o celulă de putere mai mare disponibilă în bibliotecă, putem alege a doua metodă, care este schimbarea VT. În schimbul VT, grepăm celulele combinaționale și schimbăm VT-ul lor cu ULVT, ceea ce duce, de asemenea, la îmbunătățirea timpului. A treia metodă este inserarea tamponului, pentru a rupe rețeaua lungă, care afectează capacitatea rețelei și, prin urmare, întârzierea celulei. După ce toate remedierea eco s-au făcut, putem avea datele eco finale pentru a rula în instrumentul PNR. Același flux ECO a fost implementat în designul nostru, rezultatele și efectele sunt discutate în secțiunea de timp și provocări pdv.
Alte provocări:
(A) Testare redusă a numărului de pini
Datorită micșorării dimensiunii cipului la 28 nm, 16 nm, 7 nm și mai departe, chiar și numărul de pini I/O de pe procesor crește atunci când mai multe tipuri de modele de testare (mai multe porți logice care trebuie testate) sunt aplicate în mai multe cicluri de testare pentru obține o calitate înaltă a testului. Pentru a limita utilizarea numărului de pini și a reduce timpul general de testare într-un mod mai eficient, inginerii DFT apelează la noi tehnici de testare pentru a le aplica unui număr tot mai mare de pini și a modelelor de scanare într-un mod eficient, cum ar fi la fel de testare redusă a numărului de pin (RPCT) și, de asemenea, să obțină o acoperire maximă a erorilor.
Testarea redusă a numărului de pini este o soluție eficientă care permite aplicarea modelelor de testare la viteză folosind testere cu costuri reduse, care sunt foarte limitate de pini pentru a obține acoperirea defecțiunilor și timpul de testare a implementării cu impact minim asupra designului.
(B) Complexitatea ambalajului
Rolul inițial al ambalajului a fost pur și simplu de a proteja cipurile din interior, dar ambalajul devine la fel de complicat ca și dezvoltarea unui SoC (ASIC) complex.
În procesul de fabricație a semiconductorilor, ambalarea cipurilor este unul dintre elementele cele mai critice, care a fost inundată de inovație și complexitate și mai ales pe măsură ce dimensiunea tranzistorului scade. În timpul ambalării, nodurile de tehnologie inferioară suferă două condiții: i) Scurgerea ambalajului sigilat. ii) Semnalele logice se degradează atunci când sunt în contact. Aceste noduri sunt supuse unor activități critice de ambalare de la început până la sfârșit, care includ: ambalare la nivel de plachetă (gravare litografie și izolație), bumping, fan out, stivuire a cipurilor și alte tehnici care au contribuit la cipurile cu factor de formă mic pentru viteză mare. funcționalitatea la care se aștepta clientul în electronicele mobile și alte tehnologii.
Concluzie
Cu timpul, în tehnologia mai mică, grosimea metalului, pasul și înălțimea celulei s-au redus, ceea ce a introdus o nouă complexitate în planificarea puterii. De asemenea, datorită faptului că a introdus noi provocări IR/EM, sincronizare, PDV, reducerea numărului de pin redus și provocări legate de complexitatea ambalării. După ce am trecut prin aceste provocări, PNR-ul, fluxul de sincronizare, numărul de pin și ambalajul au fost personalizate, ceea ce ne ajută să atenuăm provocările de semnare a tehnologiei inferioare. Până acum am discutat despre toate provocările și soluțiile sale pentru închiderea designului pentru a-l atinge în termen, care este piatra de hotar cheie de atins pentru dezvoltarea oricărui ASIC. Dacă sunteți în căutarea asistenței pentru proiectare ASIC de putere redusă, suntem aici sa ajutam!
Autori:
- Cont
- activităţi de
- Algoritmul
- analiză
- aplicație
- aplicatii
- ZONĂ
- asic
- disponibilitate
- Bebelus
- Cea mai mare
- Pic
- afaceri
- camere video
- masini
- cauzată
- contesta
- Schimbare
- Verificări
- cip
- Chips
- clientii
- închidere
- Cloud
- infrastructura cloud
- Colectare
- Companii
- tehnica de calcul
- Dispozitive conectate
- Suport conectare
- Contribuit
- Curent
- de date
- Data Center
- centre de date
- întârziere
- Cerere
- Amenajări
- Dispozitive
- domenii
- conducere
- Picătură
- Devreme
- Margine
- Eficace
- Componente electronice
- Inginerie
- inginerii
- etc
- execuție
- experți
- fed-
- Smochin
- Figura
- Film
- First
- Repara
- debit
- Îngheţa
- porti
- geometrie
- Caritate
- bine
- mare
- Grilă
- Crește
- În creştere
- de asistență medicală
- aici
- Înalt
- deţine
- Cum
- HTTPS
- mare
- ICS
- Impactul
- Inclusiv
- Crește
- industrial
- industrie
- Infrastructură
- Inovaţie
- Internet
- internetul Lucrurilor
- IoT
- probleme de
- IT
- Loc de munca
- Cheie
- conduce
- Nivel
- Bibliotecă
- Lung
- major
- administrare
- de fabricaţie
- masca
- metal
- Mobil
- Monitorizarea
- net
- reţea
- rețele
- rețele
- noduri
- de operare
- comandă
- Altele
- ambalaje
- performanță
- planificare
- putere
- proteja
- calitate
- reduce
- Rapoarte
- Cerinţe
- Resurse
- REZULTATE
- Traseul
- Alerga
- scanare
- securitate
- semiconductor
- set
- Distribuie
- simulare
- Mărimea
- moale
- So
- soluţii
- REZOLVAREA
- împărţi
- răspândire
- Etapă
- Începe
- stimul
- livra
- a sustine
- Intrerupator
- sistem
- sisteme
- Tehnologii
- Tehnologia
- telecom
- test
- Testarea
- Blocul
- timp
- atingeţi
- Transformare
- us
- Verificare
- wearables
- Randament