Instrumentiranje post-silicijeve validacije. Inovacije pri preverjanju

Instrumentiranje potrjevanja po siliciju ni nova ideja, a tukaj je preobrat. Uporaba emulacije (pred silicijem) za izbiro opazovalnih struktur za odpravljanje napak za instrumentiranje v siliciju. Paul Cunningham (GM, preverjanje pri Cadence), Raúl Camposano (Silicon Catalyst, podjetnik, nekdanji tehnični direktor Synopsys) in jaz nadaljujemo našo serijo raziskovalnih idej. Kot vedno so povratne informacije dobrodošle.

Inovacije

Izbira tega meseca je Emulacijska infrastruktura za vrednotenje trditev strojne opreme za validacijo po silikonu. Članek je bil predstavljen na 2017 IEEE Transactions on VLSI. Avtorji so z univerze McMaster, Hamilton, ON, Kanada

Avtorji razlikujejo med logičnimi in električnimi napakami po siliciju in svojo pozornost v tem prispevku posvečajo električnim napakam, ki jih je mogoče zaznati z bit flips v flopsih. Njihov pristop je določitev optimalnega niza trditev v analizi pred silicijem. Te nato implementirajo v silicij kot podporo za odpravljanje napak po siliciju. Analiza pred silicijem je podobna napakam v varnostnih analizah, injiciranje napak na flopah, ki ustrezajo električnim napakam, kot namigujejo v članku. Ustvarjajo kandidatni seznam trditev z uporabo sinteze trditev; jedro njihove inovacije je zagotoviti metodo za razvrščanje teh trditev glede na to, kako učinkovita je vsaka pri odkrivanju več napak.

Generiranje vhoda je naključno, zaporedoma se analizirajo vbrizgane napake (obravnavane kot prehodne). Omogočajo uporabniško določeno število ciklov za odkrivanje posamezne napake. V naslednji fazi merijo učinkovitost z dvema različnima tehnikama kritja. Za pokritost flip-flopa štejejo trditev, če ujame vstavljeno napako pri katerem koli flopu. Pri pokritju bit-flip ocenijo število trditev glede napak, odkritih na ločenih flopsih. Te metrike, skupaj z ocenami površine, uporabljajo (izmenično) za izbiro prednostnih trditev.

Pavlov pogled

Ta papir se lepo ujema z našim Blog avgusta 2020 o hitrem odkrivanju napak (QED). QED pospešuje odkrivanje funkcionalnih hroščev po siliciju, pri čemer se ta blog osredotoča na odkrivanje električnih hroščev po siliciju. Članek je enostaven za branje, čeprav pomaga najprej prebrati referenco [23].

Električne hrošče je težko ujeti in celo takrat jih je težko ponoviti in najti osnovni fizični vzrok. Avtorji predlagajo metodo z vgrajeno logiko za odkrivanje, kdaj takšne napake povzročijo, da se flop obrne na nepravilno vrednost (ne kopajo globlje od iskanja teh flipov).

Srce prispevka in njegova spremljevalna referenca [23] je večstopenjska metoda za ustvarjanje in sintetiziranje te logike odkrivanja. Začne se z rudarskimi lastnostmi zasnove kot časovnih trditev z uporabo Orodje GoldMine. Trditve razvrščajo na podlagi ocene njihove zmožnosti zaznavanja obračanja bitov in ocene površine/stroška ožičenja za implementacijo v silicij. Razvrščanje temelji na izvajanju številnih simulacij pred silicijem s trditvami kandidatov, vnašanjem napak bitnega preobrata in štetjem zaznanih preobratov s trditvami. V izvirnem dokumentu so uporabili logično simulacijo, tukaj pa te simulacije pospešijo s preslikavo zasnove na ploščo Altera FPGA.

Všeč mi je, kako so združili več inovacij v skladno metodo za odkrivanje obračanja bitov po siliciju: rudarjenje trditev, sinteza trditev in elegantna funkcija razvrščanja za izbiro trditev. Vendar razdelek o rezultatih v prispevku kaže, da je za odkrivanje obračanja bitov pri n % flip-flopov potrebno približno n % povečanje območja načrtovanja. To se zdi zahtevno za komercialno uporabo, še posebej, ker pomaga le pri iskanju električnih hroščev. Potencialno bi lahko dosegli podoben rezultat s kloniranjem logičnega stožca, ki poganja flip-flop, in nato primerjali izhod te klonirane logike z izvirno logiko. Zdi se, da to ustvarja podobno površinsko obremenitev kot njihova metoda, pri omejitvi kloniranja celotne zasnove (tj. 100-odstotno površinsko obremenitev) za zaznavanje preobratov v 100 % flopov v zasnovi.

Raúlov pogled

Papir je samozadosten s precejšnjo mero podrobnosti. Avtorji so izvedli poskuse za 3 zaporedna vezja ISCAS (pribl. 12K vrat, 2000 FF). Pripravljalni poskusi vnesejo 256 napak na flip flop in z uporabo vseh trditev, ki jih ustvari GoldMine. Zaradi omejene zmogljivosti FPGA so avtorji razdelili serije na 45 "sej" za eno vezje. Rezultati kažejo tudi pri 45 sejah 20–500-kratno pospešitev analize v primerjavi s simulacijo (samo do 8 vnosov napak, ker je simulacija prepočasna, 105 ur). Največja dosegljiva pokritost flip-flopa je 55 %, 89 % in 99 % za 3 vezja. Število izkopanih trditev nadzoruje pokritost.

Izvajanje z izbranimi trditvami (ki ustrezajo 5-50-odstotnim površinskim obremenitvam) in 1-256 vbrizgavanji povzroči 2.2-34-odstotno pokritost bitov. Večino časa je assertion miner deloval 228 ur. Ena stvar, ki me je zmedla, so njihovi podatki o časih izvajanja v primerjavi z vnesenimi napakami. Povečanje je v simulaciji videti razumno (linearno). Toda v emulaciji močno poskoči, z 0.045 h na 5.4 h za povečanje od 2 do 8 vbrizganj napak. Želel bi več pojasnil o tej točki.

To je dokument o metodologiji. Všeč mi je, da je skoraj vsak korak mogoče nadomestiti s komercialnim orodjem. Skupaj z uporabo velike plošče FPGA (kot emulatorja) se metodologija povečuje. Metodologije je seveda zelo težko komercializirati, vendar je to dobra aplikacija za obstoječo tehnologijo!

Moj pogled

Metoda raziskovanja tehnike varnostne analize za odpravljanje napak po siliciju je zanimiva. Nova ideja, čeprav vodi do nekoliko nepraktičnega rezultata za komercialno uporabo.

Delite to objavo prek: Vir: https://semiwiki.com/artificial-intelligence/301350-instrumenting-post-silicon-validation/