De mest störande megatrenderna som påverkar ASIC-nätverksindustrin idag inkluderar Internet of Things (IoT), moln och 4G/5G-nätverk. Det är alla branschexperter överens om från 2020 till 2025, kommer tiotals miljarder anslutna enheter att samla in data och skicka den över det mjukvarudefinierade nätverket (SDN) till ASIC-baserade nätverkssystem.
Idag befinner vi oss i en era var som helst med vilken enhet som helst, och när som helst datoranvändning, inklusive applikationer för hushåll, industrisystem, säkerhetskameror, babyövervakning, hälsovård, wearables, bilar och så mycket mer. Halvledarindustrin och nätverksindustrins aktörer befinner sig i denna omvandling och agerar som "stödjare" till nästa generations IoT-innovationsera.
Enligt en av VD:arna för en av de största globala leverantörerna av nätverkslösningar är "molnet den enskilt största trenden som påverkar nätverksbranschen". Det är nätverksföretagens uppgift att hjälpa telekomoperatörer att transformera och växa sitt moln, förutom att hjälpa företag att ansluta sina egna datacenter till molnet.
Återigen är företag med halvledarlösningar engagerade i design och tillverkning av IC:er, inbäddade processorer, billiga tunnfilmschips och andra nätverksverktyg, som hjälper till att uppfylla molnets affärspotential för att stödja nätverkslösningar. Kunder efterfrågar avancerade nätverkslösningar som kommer att klara de fenomenala kraven på molninfrastruktur 2020 och framåt.
Man måste komma ihåg att även om halvledarnätverksindustrin presenterar nya utmaningar för att förbättra kraften, prestandan och området. Den viktigaste milstolpen i utveckla ASIC är att spela upp det enligt schemat. Inom chipdesign har partitionering, geometrianvändning, routing/resursdistribution och blockexekvering sin egen uppsättning utmaningar och det finns en enorm tillförlitlighet för varje blockkvalitets fysiska verifieringsstängning. De befintliga teknikerna/flödet kommer inte att vara tillräckligt bra för att klara dessa extra kontroller. PDV-kontrollerna som DRC har ökat på grund av introduktionen av dubbla mönster.
Effektplaneringen har också blivit mer kritisk på grund av lägre driftsspänning, IR och EM-krav. På grund av högre driftfrekvens och högre utnyttjande av cellen kommer dynamiska IR-fall att öka. Det befintliga flödet/teknikerna som har använts för att signera designen, oavsett om allt eller en del av det kommer att vara tillämpligt på lägre teknologinod. Ingenjörer måste bekräfta vilken typ av kontroller som är nödvändiga. Låt oss ta en titt på några stängningstider, pdv-stängningar, testning och förpackningsutmaningar och tekniker, som kan användas för att signera designen på ett effektivt sätt.
Utmaningar:
(A) Kraftplanering
Kraftplanering är det mest kritiska och viktigaste steget i varje design. Bra kraftplanering förhindrar IR- och EM-problem. I lägre teknologinod, när designen blir tätare, har den blivit mer avgörande eftersom metallskiktstaplingen har ökat. Dessutom har det lägre skikttjockleken blivit mindre. I lägre geometri har även driftspänningen sjunkit. Så kraftplaneringen bör vara robust för bättre IR och EM. I lägre teknologinod kommer antalet staplingar via lager att vara fler. Denna höga via-stack kan skapa problem vid signaldirigering. Så istället för en enda via-stack kan vi dela upp den med mellanliggande kraftlager. Detta kommer att tillåta oss att använda routingresurser effektivt och distribuera kraften effektivt. Nuförtiden använder nästan alla enheter power gating och switch power supply (SPS) tekniker för strömhantering. I SPS-tekniken är fördelningen av kraftceller enhetlig och täcker arean för alla std. celllogik. För att skapa kraftdomäner finns det en möjlighet till ytterligare en uppdelning av växlat elnät, vilket beror på geometrin för power gating.
I vår design har vi använt PG-armering tillsammans med de tekniker som beskrivs tidigt i detta avsnitt. Som vi vet är lägre skikt mer resistiva, därför kommer förstärkning i dessa skikt att hjälpa mycket vid IR. Vi kan få upp till 3-5 mV med bara VIA1/VIA2/VIA3-förstärkning som beror på hur många vias som lagts till.
(B) IR/EM
Det finns två typer av IR-fall som tas med i beräkningen. Genomsnittligt spänningsfall kan betraktas som ett statiskt IR-fall för konstruktionen. Medan byte av celler leder till dynamiskt IR-fall. I noder med högre teknologi, på grund av tillräcklig närvaro av avkopplingskapacitans, var statiskt IR-fall användbart vid signoff-analys. Medan dynamiskt IR-fall orsakas när stora mängder logik byter åt gången, vilket förvandlas till toppströmsförfrågan.
Förutom den konventionella metoden för att lösa IR, har vi använt IR-medveten placering i vår design som en lösning. Buffertar/växelriktare placerade i kanalen är en stor källa till IR-fall, särskilt genomströmningsdominerade konstruktioner. Den enda utmaningen är att blocket ska ha tillräckligt med kanalarea för att sprida cellerna.
(C) Timing och PDV
Timing är mycket kritisk och viktig kontroll för signoff. Det inkluderar övergångsbrott, inställningar, håll, min pulsbredd, klockgatingkontroller, etc. I lägre geometri blir designen dag för dag mer komplex, därför har timing av stängning blivit svår. Vi har också stött på några tidsproblem i vår design. För att vara mer specifik, i timingöverträdelsen har vi ställt in kritisk design och även max trans, max_cap, min_pulse_width som DRVs överträds som visas i tabell 1. Antalet överträdande vägar för installationen var 350 och WNS är -356 ps i PT verktyg innan man löser överträdelser. Lastrummet påverkas inte särskilt mycket, endast 20 vägar är kränkta. På grund av verktygsbegränsningarna har vi för att lösa dessa överträdelser gått igenom algoritmen som vi kommer att diskutera i ECO-flödessektionen. Vi har fokuserat mest på cellstorlek och Vt-byte eftersom insättning av buffert kommer att öka arean samt påverka routingen av designen. Verktyget kan inte lösa brottet i klockbanan eftersom det är inställt på att inte röra, vi har använt växelriktarparbuffert i sökvägen för att förbättra inställningstidpunkten. Det finns fortfarande en väg, mem till reg-väg, som är mycket viktig att lösa med verktyg eller manuellt. Max_trans och Max_cap överträdelse uppfylls också. Efter att ha fixat ECO PT-verktyget när eco-ruttkörning görs i ICC-verktyget, har installationen uppfyllts med 30ps och kan framgångsrikt stänga designen efter att ha löst In till Reg och Reg till Ut-väg med samma strategier.
parametrar | Före kostnad | Efter kostnad |
---|---|---|
max_Övergång | 5.140 (V) | 0.00 (MET) |
max_fanout | 0.00 (MET) | 0.00 (MET) |
max_cap | 1.275 (V) | 0.00 (MET) |
min_pulsbredd | 141.677 (V) | 141.677 (V) |
min_period | 0.287 (MET) | 0.00 (MET) |
Parametrar REG2REG Sökväg | Före (ns) | Efter (ns) |
---|---|---|
WNS-inställning | -0.356 | -0.010 |
NVP | 350 | 1 |
WNS Hold | -0.0027 | 0.00 |
NVP | 20 | 0 |
Tabell 1 Tidtagningsresultat
För lägre teknologinod har PDV-kontrollerna utökats. Det finns extra fysiska celler som måste användas för att uppfylla kravet på fysiska kontroller. På grund av dubbelmönster har DRC-kontrollerna relaterade till dubbelmönster som udda cykel ökats. Dessutom måste avkastningsanalysen utföras för lägre teknologinoder.
Lösningar på ovanstående utmaningar:
STA Flöde
Statisk timinganalys är mycket viktigt och ett snabbare sätt att analysera/verifiera alla timingvägar vid olika designstadier. Andra metoder för tidsanalys som simulering kan verifiera den del av designen som vi ger stimulans för. Att verifiera alla dessa tidsvägar med miljarder grindar är för långsamt och vi kan inte verifiera timingen helt. Figur 3. visar det grundläggande STA-flödet med alla nödvändiga ingångar såväl som utgångar som kommer att matas till PNR-verktyget för att lösa tidsöverträdelser och DRV. STA-verktyg som Prime Time av Synopsys behöver Gate level netlist, SDC, SPEF, SDF, Library-filer som indata. Utdata kommer att vara tidsrapporter och ECO tcl-fil, som matas till PNR-verktyget för att implementera i design med lösta tidsöverträdelser och DRV.
ECO FLÖDE
För att möta överträdelsen efter att ha implementerat designen fysiskt, används den tekniska ändringsordern. Eco flow används för att förbättra dina timing, DRVs, Power, Area och andra begränsningar i alla skeden som postplacering, post cts, post routing. Det finns två typer av eko, alla lager eko och frys silikon eko. Maskgenerering sker i allmänhet efter alla lager ECO. För att minska betydande kostnader efter tapeout-fasen görs metall/bas (kisel) eko i maskgenerering. Algoritmen eller teknikerna för att lösa överträdelsen med ECO-flöde som vi har använt visas i figur 4. Som en ingång tillhandahåller vi väggrupper som ska fixas och antalet iterationer. Efter att ha analyserat tidtagningsvägen kommer vi att kontrollera efter slack <0. För varje överträdande väg måste vi kontrollera cellfördröjningen. I flöde håller vi oss till att lösa DRV först och sedan tajming.
Det finns i princip fyra metoder som kan användas för att lösa timing som cellstorlek, VT-byte, buffertinsättning och användning av inverterbuffertpar i klocknätverket. I cellstorleksmetoden kan vi härleda den aktuella drivstyrkan för cell som bryter mot vägen och kontrollera tillgängligheten av en cell med högre drivstyrka eller alternativ lib-cell för att ersätta cellen för att förbättra timing. Om det inte finns någon sådan alternativ eller högre drivstyrka cell tillgänglig i biblioteket, kan vi gå till den andra metoden som är VT-byte. I VT-byte greppar vi kombinationscellerna och byter ut deras VT till ULVT, vilket också resulterar i förbättring av timing. Den tredje metoden är buffertinsättning, för att bryta det långa nätet, vilket påverkar nätets kapacitans och därmed cellfördröjningen. När allt eco fix har gjorts kan vi ha den slutliga eco-datan att köra i PNR-verktyget. Samma ECO-flöde har implementerats i vår design, resultaten och effekterna diskuteras i avsnittet om timing och pdv-utmaningar.
Andra utmaningar:
(A) Testning med reducerat lågt antal stift
På grund av att storleken på chipet krymper till 28nm, 16nm, 7nm och längre, ökar till och med antalet I/O-stift på processorn där flera typer av testmönster (fler logiska grindar som ska testas) tillämpas i flera testcykler för att uppnå hög testkvalitet. För att begränsa användningen av antalet pin-counts och minska den övergripande testtimingen på ett mer effektivt sätt, vänder sig DFT-ingenjörer till nya testbarhetstekniker för att tillämpas på ett växande antal pin-counts, och skannar mönster på ett effektivt sätt, t.ex. som minskat antal pin-tester (RPCT) och även uppnå maximal feltäckning.
Testning med reducerat lågt antal stift är en effektiv lösning som tillåter tillämpning av testmönster vid hastighet med hjälp av lågkostnadstestare som är mycket stiftbegränsade för att uppnå feltäckning och implementeringstesttid med minimal påverkan på designen.
(B) Förpackningskomplexitet
Förpackningens ursprungliga roll var helt enkelt att skydda chipsen inuti, men förpackningen börjar bli lika komplicerad som att utveckla en komplex SoC(ASIC).
I halvledartillverkningsprocessen är chipförpackning en av de mest kritiska delarna, som har svämmat över med innovation och komplexitet och särskilt när transistorstorleken minskar. Under förpackning genomgår lägre teknologinoder två tillstånd: i) Läckage av förseglad förpackning. ii) Logiska signaler försämras vid kontakt. Dessa noder genomgår kritiska förpackningsaktiviteter från början till slut som inkluderar: förpackning på wafer-nivå (etsning av litografi och isolering), stötning, fläkt ut, spånstapling och andra tekniker som har bidragit till chipsen med liten formfaktor för hög hastighet funktionalitet som kunden förväntade sig inom mobil elektronik och annan teknik.
Slutsats
Med tiden har metalltjockleken, stigningen och cellhöjden i lägre teknologi minskat, vilket har introducerat ny komplexitet i kraftplanering. Också på grund av det har den introducerat nya IR/EM, timing, PDV, reducerade tester med lågt antal stift och förpackningskomplexitetsutmaningar. Efter att ha gått igenom dessa utmaningar har PNR, tidsflöde, pin-antal och förpackning anpassats, vilket hjälper oss att mildra de lägre tekniska sign-off-utmaningarna. Hittills har vi diskuterat alla utmaningar och dess lösningar för stängningen av designen för att utnyttja det enligt schemat, vilket är den viktigaste milstolpen att uppnå för att utveckla vilken ASIC som helst. Om du letar efter ASIC-designhjälp med låg effekt, vi är här för att hjälpa!
författare:
- Konto
- aktiviteter
- algoritm
- analys
- Ansökan
- tillämpningar
- OMRÅDE
- ASIC
- tillgänglighet
- Bebis
- störst
- Bit
- företag
- kameror
- bilar
- orsakas
- utmanar
- byta
- Kontroller
- chip
- Pommes frites
- klienter
- förslutning
- cloud
- molninfrastruktur
- Samla
- Företag
- databehandling
- anslutna enheter
- Anslutningar
- bidrog
- Aktuella
- datum
- Data Center
- datacenter
- fördröja
- Efterfrågan
- Designa
- enheter
- domäner
- drivande
- Drop
- Tidig
- kant
- Effektiv
- Elektronik
- Teknik
- Ingenjörer
- etc
- utförande
- experter
- Fed
- Fig.
- Figur
- Film
- Förnamn
- Fast
- flöda
- Frys
- grindar
- geometri
- Välgörenhet
- god
- stor
- Rutnät
- Väx
- Odling
- hälso-och sjukvård
- här.
- Hög
- hålla
- Hur ser din drömresa ut
- HTTPS
- stor
- ICS
- Inverkan
- Inklusive
- Öka
- industriell
- industrin
- Infrastruktur
- Innovation
- Internet
- sakernas Internet
- iot
- problem
- IT
- Jobb
- Nyckel
- leda
- Nivå
- Bibliotek
- Lång
- större
- ledning
- Produktion
- mask
- metall
- Mobil
- övervakning
- netto
- nät
- nätverk
- nätverk
- noder
- drift
- beställa
- Övriga
- förpackning
- prestanda
- planering
- kraft
- skydda
- kvalitet
- minska
- Rapport
- Krav
- Resurser
- Resultat
- Rutt
- Körning
- scanna
- säkerhet
- halvledare
- in
- Dela
- simulering
- Storlek
- slak
- So
- Lösningar
- LÖSA
- delas
- spridning
- Etapp
- starta
- stimulans
- leverera
- stödja
- Växla
- system
- System
- Tekniken
- Teknologi
- telecom
- testa
- Testning
- Kvarteret
- tid
- Rör
- Transformation
- us
- Verifiering
- användbara
- Avkastning