Bugün ASIC ağ endüstrisini etkileyen en yıkıcı mega trendler arasında Nesnelerin İnterneti (IoT), Bulut ve 4G/5G ağları yer alıyor. Tüm sektör uzmanları bu konuda hemfikir 2020 gelen 2025 içinOn milyarlarca bağlı cihaz veri toplayacak ve bunları yazılım tanımlı ağ (SDN) üzerinden ASIC tabanlı ağ sistemine gönderecek.
Bugün, ev uygulamaları, endüstriyel sistemler, güvenlik kameraları, bebek izleme, sağlık hizmetleri, giyilebilir cihazlar, arabalar ve çok daha fazlası dahil olmak üzere her yerde her türlü cihazın bağlanabileceği ve her zaman bilgi işlem yapılabileceği bir çağdayız. Yarı iletken endüstrisi ve ağ endüstrisi oyuncuları, yeni nesil IoT inovasyon çağının “destekçileri” olarak hareket ederek bu dönüşümün sancılarını yaşıyor.
En büyük küresel ağ çözümleri sağlayıcılarından birinin CEO'larından birine göre, "Bulut, ağ oluşturma endüstrisini etkileyen en büyük trenddir". İşletmelerin kendi veri merkezlerini buluta bağlamasına yardımcı olmanın yanı sıra telekom operatörlerinin bulutlarını dönüştürmelerine ve büyütmelerine yardımcı olmak ağ oluşturma şirketlerinin görevidir.
Yine yarı iletken çözüm şirketleri, ağ çözümlerini desteklemek için bulutun iş potansiyelini gerçekleştirmeye yardımcı olan IC'lerin, gömülü işlemcilerin, düşük maliyetli ince film yongalarının ve diğer ağ oluşturma araçlarının tasarımı ve üretimi ile ilgilenmektedir. Müşteriler, 2020 ve sonrasında olağanüstü bulut altyapısı gereksinimlerine dayanabilecek üst düzey ağ çözümleri talep ediyor.
Yarı iletken ağ endüstrisinin gücü, performansı ve alanı iyileştirmek için yeni zorluklar sunmasına rağmen akılda tutulması gerekir. İçindeki en önemli kilometre taşı ASIC'i geliştirmek, bunu planlı bir şekilde gerçekleştiriyor. Çip tasarımında bölümleme, geometri kullanımı, yönlendirme/kaynak dağıtımı ve blok yürütmenin kendine has zorlukları vardır ve her blok kalitesi fiziksel doğrulama kapanışında büyük bir güvenilirlik vardır. Mevcut teknikler/akış bu ekstra kontrolleri karşılayacak kadar iyi olmayacaktır. DRC gibi PDV kontrolleri, çoğunlukla çift modellemenin devreye girmesi nedeniyle artırıldı.
Ayrıca, daha düşük çalışma voltajı, IR ve EM gereksinimi nedeniyle güç planlaması daha kritik hale geldi. Daha yüksek çalışma frekansı ve daha yüksek hücre kullanımı nedeniyle dinamik IR düşüşü artacaktır. Tasarımı imzalamak için kullanılan mevcut akış/teknikler, ister tamamı ister bir kısmı daha düşük teknoloji düğümünde uygulanabilir. Mühendisler ne tür kontrollerin gerekli olduğunu doğrulamalıdır. Tasarımı verimli bir şekilde imzalamak için kullanılabilecek bazı zamanlama kapatma, pdv kapatma, test etme ve paketleme zorluklarına ve tekniklerine bir göz atalım.
Zorluklar:
(A) Güç planlaması
Güç planlaması herhangi bir tasarımın en kritik ve önemli aşamasıdır. İyi güç planlaması IR ve EM sorunlarını önler. Daha düşük teknoloji düğümünde tasarım yoğunlaştıkça, metal katman istiflemesi arttıkça daha önemli hale geldi. Ayrıca alt katman kalınlığı da azaldı. Daha düşük geometride çalışma voltajı da düştü. Bu nedenle güç planlaması sağlam olmalıdır daha iyi IR ve EM için. Daha düşük teknolojili düğümlerde, geçiş katmanlarının istifleme sayısı daha fazla olacaktır. Bu yüksek geçiş yığını, sinyal yönlendirmede sorunlar yaratabilir. Yani tek bir via stack yerine onu ara güç katmanlarına bölebiliriz. Bu, yönlendirme kaynaklarını verimli bir şekilde kullanmamıza ve gücü etkili bir şekilde dağıtmamıza olanak tanıyacaktır. Günümüzde neredeyse tüm cihazlar güç yönetimi için güç geçitleme ve anahtarlamalı güç kaynağı (SPS) tekniklerini kullanıyor. SPS tekniğinde güç hücrelerinin dağılımı tüm std alanını kaplayacak şekilde aynıdır. hücre mantığı. Güç alanları oluşturmak için, güç geçidinin geometrisine bağlı olarak anahtarlamalı güç şebekesinin daha fazla bölümlenmesi olasılığı vardır.
Tasarımımızda, bu bölümün başında açıklanan tekniklerle birlikte PG takviyesini kullandık. Alt katmanların daha dirençli olduğunu bildiğimiz için bu katmanlardaki takviye IR'de çok yardımcı olacaktır. Sadece VIA3/VIA5/VIA1 takviyesinde kaç adet via eklendiğine bağlı olarak 2-3 mV'a kadar kazanç elde edebiliriz.
(B) IR/EM
Dikkate alınan iki tür IR düşüşü vardır. Ortalama voltaj düşüşü, tasarım açısından statik bir IR düşüşü olarak düşünülebilir. Hücrelerin değiştirilmesi dinamik IR düşüşüne neden olur. Daha yüksek teknolojili düğümde, ayırma kapasitansının yeterli varlığı nedeniyle, statik IR düşüşü, imza analizinde faydalı oldu. Oysa dinamik IR düşüşü, bir seferde büyük miktarlarda mantık değişimi yapıldığında ortaya çıkıyor ve bu da tepe akım isteğine dönüşüyor.
IR çözümünün geleneksel yöntemine ek olarak, tasarımımızda çözüm olarak IR bilinçli yerleştirmeyi kullandık. Kanala yerleştirilen Tamponlar/İnvertörler, özellikle geçişin hakim olduğu tasarımlarda IR düşüşünün ana kaynağıdır. Tek zorluk, bloğun hücreleri yaymak için yeterli kanal alanına sahip olmasıdır.
(C) Zamanlama ve PDV
Zamanlama çok kritiktir ve imza kontrolü için önemlidir. Geçiş ihlali, kurulum, tutma, minimum darbe genişliği, saat geçiş kontrolleri vb. içerir. Daha düşük geometride, tasarım her geçen gün daha karmaşık hale geliyor, dolayısıyla zamanlama kapatması zorlaşıyor. Ayrıca tasarımımızda bazı zamanlama sorunlarıyla da karşılaştık. Daha spesifik olmak gerekirse, zamanlama ihlalinde kritik tasarım ayarladık ve ayrıca DRV'ler gibi maksimum trans, max_cap, min_pulse_width Tablo 1'de gösterildiği gibi ihlal ediliyor. Kurulum için ihlal eden yolların sayısı 350 idi ve PT'de WNS -356 ps'dir. İhlalleri çözmeden önce araç. Bekleme pek etkilenmedi, yalnızca 20 yol ihlal edildi. Araç sınırlamaları nedeniyle bu ihlalleri çözmek için ECO akışı bölümünde tartışacağımız algoritmayı uyguladık. Tampon eklemek alanı artıracağı gibi tasarımın yönlendirmesini de etkileyeceğinden çoğunlukla hücre boyutlandırma ve Vt değişimine odaklandık. Araç, dokunulmayacak şekilde ayarlandığından saat yolundaki ihlali çözemiyor; kurulum zamanlamasını iyileştirmek için yolda invertör çifti arabelleğini kullandık. Hala bir yol var, mem'den reg'e giden yol, bu da araçla veya manuel olarak çözülmesi çok kritik. Max_trans ve Max_cap ihlali de karşılanıyor. ICC aracında eco rota çalıştırması yapıldığında ECO PT aracını düzelttikten sonra kurulum 30ps ile buluştu ve aynı stratejileri kullanarak In to Reg ve Reg to Out yolunu çözdükten sonra tasarımı başarıyla kapatabilir.
parametreler | Maliyetten Önce | Maliyet Sonrası |
---|---|---|
max_Transition | 5.140 (V) | 0.00 (MET) |
max_fanout | 0.00 (MET) | 0.00 (MET) |
maksimum_cap | 1.275 (V) | 0.00 (MET) |
min_pulse_width | 141.677 (V) | 141.677 (V) |
min_period | 0.287 (MET) | 0.00 (MET) |
Parametreler REG2REG Yolu | Önce (ns) | Sonra (ns) |
---|---|---|
WNS Kurulumu | -0.356 | -0.010 |
NVP | 350 | 1 |
WNS Bekletme | -0.0027 | 0.00 |
NVP | 20 | 0 |
Tablo 1 Zamanlama Sonuçları
Daha düşük teknolojili düğümler için PDV kontrolleri artırıldı. Fiziksel kontrol gereksinimini karşılamak için kullanılması gereken ekstra fiziksel hücreler vardır. Çift desenleme nedeniyle tek çevrim gibi çift desenlemeye ilişkin DRC kontrolleri artırıldı. Ayrıca, daha düşük teknolojili düğümler için verim analizinin yapılması gerekmektedir.
Yukarıdaki zorluklara çözümler:
STA Akışı
Statik zamanlama analizi, tasarımın farklı aşamalarında tüm zamanlama yollarını analiz etmenin/doğrulamanın çok önemli ve daha hızlı bir yoludur. Simülasyon gibi diğer zamanlama analizi yöntemleri, tasarımın teşvik sağladığımız kısmını doğrulayabilir. Milyarlarca kapıyla tüm bu zamanlama yollarını doğrulamak çok yavaş ve zamanlamayı tamamen doğrulayamıyoruz. Şekil 3. Zamanlama İhlallerini ve DRV'leri çözmek için PNR aracına beslenecek tüm gerekli girişlerin yanı sıra çıkışlarla birlikte temel STA akışını gösterir. Synopsys'in Prime Time'ı gibi STA aracı, giriş olarak Geçit düzeyinde netlist, SDC, SPEF, SDF, Kütüphane dosyalarına ihtiyaç duyar. Çıktı, çözülmüş zamanlama ihlalleri ve DRV'lerle birlikte tasarımda uygulanmak üzere PNR aracına beslenen Zamanlama raporları ve ECO tcl dosyası olacaktır.
EKO AKIŞ
Tasarımın fiziksel olarak uygulanmasından sonra ihlalin giderilmesi için mühendislik değişiklik emri kullanılır. Eko akış, Post yerleştirme, post CT, post yönlendirme gibi herhangi bir aşamada Zamanlama, DRV'ler, Güç, Alan ve diğer kısıtlamalarınızı iyileştirmek için kullanılır. Tüm katman eko ve donma silikon eko olmak üzere iki tür eko vardır. Maske üretimi genellikle tüm ECO katmanlarından sonra yapılır. Bantlama aşamasından sonra maliyeti önemli ölçüde azaltmak için maske üretiminde metal/baz (silikon) eko yapılır. ECO akışını kullanarak ihlali çözmek için kullandığımız algoritma veya teknikler şekil 4'te gösterilmektedir. Giriş olarak sabitlenecek yol gruplarını ve yineleme sayısını sağlıyoruz. Zamanlama yolunu analiz ettikten sonra gevşekliğin <0 olup olmadığını kontrol edeceğiz. İhlal eden her yol için hücre gecikmesini kontrol etmemiz gerekir. Akışta önce DRV'leri çözmeye, sonra zamanlamaya bağlı kalıyoruz.
Hücre boyutlandırma, VT değiştirme, tampon ekleme ve saat ağında Inverter tampon çiftini kullanma gibi zamanlamayı çözmek için kullanılabilecek temel olarak dört yöntem vardır. Hücre boyutlandırma yönteminde, ihlal eden yol hücresinin mevcut sürüş gücünü türetebilir ve zamanlamayı iyileştirmek amacıyla daha yüksek sürüş gücüne sahip hücrenin veya hücrenin yerini alacak alternatif lib hücresinin varlığını kontrol edebiliriz. Kütüphanede böyle bir alternatif veya daha yüksek sürücü gücüne sahip bir hücre yoksa, ikinci yöntem olan VT değiştirmeye gidebiliriz. VT değiştirmede, kombinasyonel hücreleri yakalarız ve VT'lerini ULVT'ye değiştiririz, bu da zamanlamanın iyileştirilmesine neden olur. Üçüncü yöntem, ağın kapasitansını ve dolayısıyla hücre gecikmesini etkileyen uzun ağı kırmak için tampon eklemedir. Tüm eko düzeltmeler yapıldıktan sonra, son eko verilerinin PNR aracında çalıştırılmasını sağlayabiliriz. Tasarımımızda aynı ECO akışı uygulandı, sonuçlar ve etkiler zamanlama ve pdv zorlukları bölümünde tartışıldı.
Diğer Zorluklar:
(A) Azaltılmış Düşük Pin Sayısı Testi
Çip boyutunun 28nm, 16nm, 7nm ve ötesine küçülmesi nedeniyle, birden fazla test döngüsünde birden fazla test deseni türünün (test edilecek daha fazla mantık kapısı) uygulandığı işlemcideki I/O pinlerinin sayısı bile artar. Yüksek test kalitesi elde edin. DFT mühendisleri, pin sayımlarının kullanımını sınırlamak ve genel test zamanlamasını daha verimli bir şekilde azaltmak için, giderek artan sayıda pin sayımlarına uygulamak ve desenleri verimli bir şekilde taramak için yeni test edilebilirlik tekniklerine yöneliyor. gibi azaltılmış pin sayısı testi (RPCT) ve ayrıca maksimum arıza kapsamına ulaşın.
Azaltılmış düşük pin sayısı testi, tasarım üzerinde minimum etkiyle hata kapsamı ve uygulama testi süresini elde etmek için pin sayısı oldukça sınırlı olan düşük maliyetli test cihazları kullanılarak hızlı test modellerinin uygulanmasına olanak tanıyan etkili bir çözümdür.
(B) Paketleme Karmaşıklığı
Paketlemenin orijinal rolü yalnızca içindeki çipleri korumaktı ancak paketleme, karmaşık bir SoC (ASIC) geliştirmek kadar karmaşık hale geliyor.
Yarı iletken üretim sürecinde çip paketleme, özellikle transistör boyutu küçüldükçe yenilik ve karmaşıklıkla dolup taşan en kritik unsurlardan biridir. Paketleme sırasında düşük teknolojili düğümler iki koşula maruz kalır: i) Kapalı ambalajın sızıntısı. ii) Temas halindeyken mantıksal sinyaller bozulur. Bu düğümler, başından sonuna kadar kritik paketleme faaliyetlerinden geçer; bu faaliyetler şunları içerir: levha düzeyinde paketleme (gravür litografi ve yalıtım), çarpma, yayma, yonga istifleme ve yüksek hız için küçük form faktörlü yongalara katkıda bulunan diğer teknikler Müşterinin mobil elektronik ve diğer teknolojilerden beklediği işlevsellik.
Sonuç
Zamanla, daha düşük teknolojilerde metal kalınlığı, eğim ve hücre yüksekliği küçüldü ve bu da güç planlamasında yeni karmaşıklıklara yol açtı. Ayrıca yeni IR/EM, zamanlama, PDV, azaltılmış düşük pin sayısı testi ve paketleme karmaşıklığı zorluklarını da beraberinde getirdi. Bu zorlukların üstesinden geldikten sonra PNR, zamanlama akışı, pin sayıları ve paketleme özelleştirildi; bu da daha düşük teknolojili imzalama zorluklarını azaltmamıza yardımcı oluyor. Şimdiye kadar, herhangi bir ASIC'in geliştirilmesinde ulaşılacak temel kilometre taşı olan, tasarımın zamanında bitirilmesine yönelik tüm zorlukları ve çözümlerini tartıştık. Düşük güçlü ASIC tasarım yardımı arıyorsanız, yardım etmek için buradayız!
Yazarlar:
- Hesap
- faaliyetler
- algoritma
- analiz
- Uygulama
- uygulamaları
- ALAN
- Te
- kullanılabilirliği
- Bebek
- Biggest
- Bit
- iş
- Kameralar
- arabalar
- neden
- meydan okuma
- değişiklik
- Çekler
- yonga
- cips
- istemciler
- kapatma
- bulut
- bulut altyapısı
- Toplama
- Şirketler
- bilgisayar
- Bağlı cihazlar
- Bağlantı
- katkıda
- akım
- veri
- Veri Merkezi
- veri merkezleri
- geciktirmek
- Talep
- Dizayn
- Cihaz
- etki
- sürme
- Damla
- Erken
- kenar
- Etkili
- Elektronik
- Mühendislik
- Mühendisler
- vb
- infaz
- uzmanlara göre
- Fed
- Incir
- şekil
- Film
- Ad
- sabit
- akış
- Dondurmak
- Gates,
- geometri
- Küresel
- Tercih Etmenizin
- harika
- Grid
- Büyümek
- Büyüyen
- sağlık
- okuyun
- Yüksek
- ambar
- Ne kadar
- HTTPS
- Kocaman
- ICS
- darbe
- Dahil olmak üzere
- Artırmak
- Sanayi
- sanayi
- Altyapı
- Yenilikçilik
- Internet
- bir şeylerin interneti
- IOT
- sorunlar
- IT
- İş
- anahtar
- öncülük etmek
- seviye
- Kütüphane
- Uzun
- büyük
- yönetim
- üretim
- maske
- metal
- Telefon
- izleme
- net
- ağ
- ağ
- ağlar
- düğümler
- işletme
- sipariş
- Diğer
- ambalaj
- performans
- planlama
- güç kelimesini seçerim
- korumak
- kalite
- azaltmak
- Raporlar
- Yer Alan Kurallar
- Kaynaklar
- Sonuçlar
- Rota
- koşmak
- taramak
- güvenlik
- yarıiletken
- set
- paylaş
- simülasyon
- beden
- gevşek
- So
- Çözümler
- ÇÖZMEK
- bölmek
- yayılma
- Aşama
- başlama
- uyarıcı
- arz
- destek
- anahtar
- sistem
- Sistemler
- Teknolojileri
- Teknoloji
- telekom
- test
- Test yapmak
- Blok
- zaman
- dokunma
- Dönüşüm
- us
- Doğrulama
- takılabilir aksesuarlar
- Yol ver