Найбільш руйнівні мегатренди, які сьогодні впливають на індустрію мереж ASIC, включають Інтернет речей (IoT), хмару та мережі 4G/5G. З цим погоджуються всі експерти галузі від 2020 в 2025десятки мільярдів підключених пристроїв збиратимуть дані та надсилатимуть їх через програмно-визначену мережу (SDN) до мережевої системи на основі ASIC.
Сьогодні ми живемо в епоху підключення будь-яких пристроїв будь-де та комп’ютерів у будь-який час, включаючи додатки для домогосподарств, промислові системи, камери безпеки, спостереження за дітьми, охорону здоров’я, переносні пристрої, автомобілі та багато іншого. Гравці напівпровідникової та мережевої індустрії переживають цю трансформацію, виступаючи в ролі «прихильників» інноваційної ери IoT наступного покоління.
За словами одного з генеральних директорів одного з найбільших світових постачальників мережевих рішень, «хмара є найбільшою тенденцією, що впливає на мережеву індустрію». Робота мережевих компаній полягає в тому, щоб допомогти операторам зв’язку трансформувати та розширити свою хмару, а також допомогти підприємствам підключити свої центри обробки даних до хмари.
Знову ж таки, компанії, що займаються розробкою напівпровідникових рішень, займаються розробкою та виготовленням мікросхем, вбудованих процесорів, недорогих тонкоплівкових чіпів та інших мережевих інструментів, які допомагають реалізувати бізнес-потенціал хмари для підтримки мережевих рішень. Клієнтам потрібні високоякісні мережеві рішення, які витримають феноменальні вимоги до хмарної інфраструктури у 2020 році та пізніше.
Слід мати на увазі, що галузь напівпровідникових мереж ставить перед собою нові виклики для підвищення потужності, продуктивності та площі. Ключова віха в розробка ASIC виконується за графіком. У дизайні чіпа розділення, використання геометрії, маршрутизація/розподіл ресурсів і виконання блоків мають власний набір проблем, і є величезна надійність від закриття фізичної перевірки якості кожного блоку. Існуючі методи/потік не будуть достатньо хорошими для виконання цих додаткових перевірок. Перевірки PDV, такі як DRC, були збільшені через введення переважно подвійних шаблонів.
Крім того, планування живлення стало більш критичним через нижчу робочу напругу, вимоги до ІЧ та ЕМ. Завдяки вищій робочій частоті та більшому використанню комірки динамічне падіння ІЧ-променів буде збільшено. Існуючий потік/методи, які використовувалися для підписання проекту, незалежно від того, чи буде він повністю або частина застосовний на нижчому технологічному вузлі. Інженери мають підтвердити, які перевірки необхідні. Давайте розглянемо деякі проблеми та методи закриття часу, закриття pdf, тестування та пакування, які можна використовувати для ефективного підписання дизайну.
Виклики:
(A) Планування живлення
Планування потужності є найважливішим і найважливішим етапом будь-якого проекту. Правильне планування живлення запобігає проблемам ІЧ та ЕМ. У нижчому технологічному вузлі, оскільки конструкція стає більш щільною, вона стає більш важливою, оскільки збільшується укладання металевих шарів. Також зменшилася товщина нижнього шару. У нижній геометрії робоча напруга також знизилася. Отже, планування живлення має бути надійним для кращого ІЧ та ЕМ. У нижчому технологічному вузлі кількість наскрізних шарів буде більшою. Такий високий пропускний стек може створити проблеми з маршрутизацією сигналу. Тож замість єдиного стека via ми можемо розділити його на проміжні рівні живлення. Це дозволить нам ефективно використовувати ресурси маршрутизації та ефективно розподіляти енергію. У наш час майже всі пристрої використовують для керування живленням методи стробування та комутаційного джерела живлення (SPS). У техніці SPS розподіл елементів живлення є рівномірним, охоплюючи область усіх станд. клітинна логіка. Для створення доменів потужності існує можливість подальшого розділення комутованої електромережі, яка залежить від геометрії стробування потужності.
У нашому проекті ми використали армування PG разом із методами, описаними на початку цього розділу. Як ми знаємо, нижні шари є більш резистивними, тому посилення цих шарів дуже допоможе в ІЧ. Ми можемо отримати до 3-5 мВ лише за підсилення VIA1/VIA2/VIA3, що залежить від кількості доданих отворів.
(B) ІЧ/ЕМ
Існують два типи падіння ІЧ, які беруться до уваги. Середнє падіння напруги можна розглядати як статичне ІЧ падіння для конструкції. Тоді як перемикання комірок призводить до динамічного падіння ІЧ. У вищих технологічних вузлах, завдяки достатній наявності розв’язувальної ємності, падіння статичного ІЧ-сигналу було корисним для аналізу підпису. У той час як динамічне падіння інфрачервоного випромінювання викликається великою кількістю логічних перемикань за раз, що перетворюється на запит пікового струму.
На додаток до традиційного методу розв’язання IR, ми використали IR-інформацію про розміщення в нашому проекті як рішення. Буфери/інвертори, розміщені в каналі, є основним джерелом падіння інфрачервоного випромінювання, особливо в конструкціях з переважанням прохідних каналів. Єдина проблема полягає в тому, щоб блок мав достатню площу каналу для поширення клітин.
(C) Час і PDV
Час дуже важливий і важлива перевірка для підписання. Він включає в себе порушення переходу, налаштування, утримання, мінімальну ширину імпульсу, перевірки стробування тактового сигналу тощо. У нижчій геометрії конструкція з кожним днем стає складнішою, отже, закриття часу стає складним. Ми також зіткнулися з деякими проблемами часу в нашому дизайні. Точніше кажучи, у порушенні синхронізації ми маємо критичну конструкцію налаштування, а також максимальний транс, max_cap, min_pulse_width, як DRV, порушуються, як показано в таблиці 1. Кількість шляхів порушення для налаштування становила 350, а WNS становить -356 пс у PT перед вирішенням порушень. Утримання не сильно постраждало, порушено лише 20 доріжок. Через обмеження інструментів, щоб усунути ці порушення, ми використали алгоритм, який ми обговоримо в розділі ECO flow. Ми зосередилися переважно на зміні розмірів комірок і Vt, оскільки вставлення буфера збільшить площу, а також вплине на маршрутизацію дизайну. Інструмент не може усунути порушення в тактовому тракті, оскільки він налаштований на не торкання, ми використали буфер пари інверторів у шляху, щоб покращити синхронізацію налаштування. Є ще один шлях, шлях mem to reg, який дуже важливо вирішити за допомогою інструментів або вручну. Також зустрічається порушення Max_trans і Max_cap. Після виправлення інструменту ECO PT, коли пробіг екологічного маршруту виконується в інструменті ICC, налаштування зустрілися з 30 секундами в секунду та можуть успішно закрити проект після вирішення шляхів In to Reg і Reg to Out, використовуючи однакові стратегії.
параметри | До вартості | Після вартості |
---|---|---|
max_Transition | 5.140 (V) | 0.00 (MET) |
max_fanout | 0.00 (MET) | 0.00 (MET) |
max_cap | 1.275 (V) | 0.00 (MET) |
min_pulse_width | 141.677 (V) | 141.677 (V) |
min_period | 0.287 (MET) | 0.00 (MET) |
Параметри Шлях REG2REG | Перед (нс) | Після (нс) |
---|---|---|
Налаштування WNS | -0.356 | -0.010 |
NVP | 350 | 1 |
Утримання WNS | -0.0027 | 0.00 |
NVP | 20 | 0 |
Таблиця 1. Часові результати
Для нижчого технологічного вузла перевірки PDV були збільшені. Існують додаткові фізичні комірки, які потрібно використовувати для виконання вимог щодо фізичних перевірок. Завдяки подвійному шаблону перевірки DRC, пов’язані з подвійним шаблоном, як непарний цикл, були збільшені. Крім того, аналіз врожайності необхідно виконати для вузлів нижчої технології.
Рішення вищезазначених проблем:
Потік STA
Статичний аналіз часу є дуже важливим і швидшим способом аналізу/перевірки всіх шляхів синхронізації на різних етапах проектування. Інші методи аналізу часу, наприклад моделювання, можуть перевірити ту частину проекту, для якої ми надаємо стимул. Перевірка всіх цих шляхів синхронізації з мільярдами воріт надто повільна, і ми не можемо повністю перевірити синхронізацію. На малюнку 3 показано базовий потік STA з усіма необхідними входами, а також виходами, які будуть передані в інструмент PNR для вирішення проблем із порушеннями синхронізації та DRV. Інструмент STA, як-от Prime Time від Synopsys, потребує списку з’єднань рівня воріт, SDC, SPEF, SDF, файлів бібліотеки як вхідні дані. На виході будуть звіти про синхронізацію та файл ECO tcl, який надсилається в інструмент PNR для впровадження в проект із усунутими порушеннями синхронізації та DRV.
ECO FLOW
Для усунення порушення після фізичного виконання проекту використовується ордер на технічні зміни. Eco flow використовується для покращення ваших часових параметрів, DRV, потужності, площі та інших обмежень на будь-якому етапі, як-от розміщення постів, пост CTS, маршрутизація постів. Є два типи еко: всешарове еко та заморожування кремнію еко. Генерація маски зазвичай виконується після всіх шарів ECO. Для того, щоб значно зменшити витрати після фази виведення стрічки, у генерації маски використовується метал/основа (кремній). Алгоритм або методи вирішення порушення за допомогою потоку ECO, який ми використовували, показаний на малюнку 4. Як вхідні дані ми надаємо групи шляхів, які потрібно виправити, і кількість ітерацій. Після аналізу шляху синхронізації ми перевіримо наявність провисання <0. Для кожного шляху, що порушує, ми повинні перевірити затримку комірки. У потоці ми спочатку вирішуємо DRV, а потім визначаємо час.
В основному існує чотири методи, які можна використовувати для визначення часу, наприклад визначення розміру комірки, заміна VT, вставка буфера та використання пари буферів інвертора в тактовій мережі. У методі визначення розміру комірки ми можемо отримати поточну рушійну силу комірки, що порушує шлях, і перевірити наявність комірки з вищою рушійною силою або альтернативної комірки lib для заміни комірки з метою покращення часу. Якщо в бібліотеці немає такої альтернативи або осередку з більшою силою приводу, ми можемо скористатися другим методом, який є заміною VT. Під час заміни VT ми змінюємо комбінаційні комірки та міняємо їх VT на ULVT, що також призводить до покращення часу. Третій спосіб — це вставка буфера, щоб розірвати довгу мережу, що впливає на ємність мережі, а отже, на затримку клітинки. Після завершення всіх екологічних виправлень ми можемо отримати остаточні екологічні дані для запуску в інструменті PNR. Той самий ECO-потік було реалізовано в нашому проекті, результати та наслідки обговорюються в розділі про терміни та виклики pdv.
Інші виклики:
(A) Тестування на знижену кількість пінів
Завдяки зменшенню розміру чіпа до 28 нм, 16 нм, 7 нм і далі, навіть кількість контактів вводу-виводу на процесорі збільшується, якщо кілька типів тестових шаблонів (більше логічних воріт для тестування) застосовуються в кількох циклах тестування. досягти високої якості тесту. Щоб обмежити використання кількості підрахунків пінів і скоротити загальний час тестування більш ефективним способом, інженери DFT звертаються до нових методів тестування, щоб застосувати їх до зростаючої кількості підрахунків пінів і шаблонів сканування ефективним способом, наприклад як зменшене тестування кількості пінів (RPCT), а також досягти максимального покриття несправностей.
Тестування зі зниженою кількістю контактів є ефективним рішенням, яке дозволяє застосовувати шаблони тестування на швидкості за допомогою недорогих тестерів, які мають дуже обмежену кількість контактів, щоб досягти охоплення помилок і часу тестування реалізації з мінімальним впливом на дизайн.
(B) Складність упаковки
Початкова роль упаковки полягала просто в захисті чіпів усередині, але упаковка стає такою ж складною, як і розробка складної SoC (ASIC).
У процесі виробництва напівпровідників упаковка чіпа є одним із найважливіших елементів, який наповнився інноваціями та складністю, особливо в міру зменшення розміру транзистора. Під час пакування нижчі технологічні вузли піддаються двом умовам: i) Витік герметичної упаковки. ii) Логічні сигнали погіршуються під час контакту. Ці вузли проходять важливу роботу з пакування від початку до кінця, яка включає: пакування на рівні пластини (травлення літографії та ізоляції), бампінгу, розведення віялом, укладання мікросхем та інші методи, які сприяли чіпам малого форм-фактора для високої швидкості. функціональність, яку очікував клієнт у мобільній електроніці та інших технологіях.
Висновок
З часом у більш низьких технологіях товщина металу, крок і висота комірки зменшилися, що ввело нову складність у планування потужності. Крім того, завдяки цьому він представив нові IR/EM, синхронізацію, PDV, зменшив низьку кількість пінів для тестування та виклики складності упаковки. Після проходження цих проблем PNR, синхронізація, кількість пінів і упаковка були налаштовані, що допомагає нам пом’якшити проблеми, пов’язані з нижчими технологіями. Поки що ми обговорили всі проблеми та їх рішення для завершення дизайну, щоб виконати його за графіком, що є ключовою віхою для розробки будь-якої ASIC. Якщо ви шукаєте допомогу в розробці ASIC з низьким енергоспоживанням, ми тут, щоб допомогти!
автори:
- рахунки
- діяльності
- алгоритм
- аналіз
- додаток
- застосування
- ПЛОЩА
- Основниеопераціі
- наявність
- дитина
- найбільший
- Біт
- бізнес
- камери
- автомобілів
- викликаний
- виклик
- зміна
- Перевірки
- чіп
- Чіпси
- клієнтів
- закриття
- хмара
- інфраструктура хмари
- Збір
- Компанії
- обчислення
- Підключені пристрої
- зв'язок
- внесок
- Поточний
- дані
- Центр обробки даних
- центрів обробки даних
- затримка
- Попит
- дизайн
- прилади
- домени
- водіння
- Падіння
- Рано
- край
- Ефективний
- електроніка
- Машинобудування
- Інженери
- і т.д.
- виконання
- experts
- Fed
- Фіга
- Рисунок
- Фільм
- Перший
- виправляти
- потік
- Заморожувати
- Гейтс
- геометрія
- Глобальний
- добре
- великий
- сітка
- Рости
- Зростання
- охорона здоров'я
- тут
- Високий
- тримати
- Як
- HTTPS
- величезний
- ICS
- Impact
- У тому числі
- Augmenter
- промислові
- промисловість
- Інфраструктура
- інновація
- інтернет
- Інтернет речей
- КАТО
- питання
- IT
- робота
- ключ
- вести
- рівень
- бібліотека
- Довго
- основний
- управління
- виробництво
- маска
- метал
- Mobile
- моніторинг
- мережу
- мережу
- мережа
- мереж
- вузли
- операційний
- порядок
- Інше
- упаковка
- продуктивність
- планування
- влада
- захист
- якість
- зменшити
- Звіти
- Вимога
- ресурси
- результати
- Маршрут
- прогін
- сканування
- безпеку
- напівпровідник
- комплект
- Поділитись
- моделювання
- Розмір
- слабкий
- So
- Рішення
- ВИРІШИТИ
- розкол
- поширення
- Стажування
- старт
- стимул
- поставка
- підтримка
- перемикач
- система
- Systems
- Технології
- Технологія
- телеком
- тест
- Тестування
- Блок
- час
- торкатися
- Перетворення
- us
- перевірка
- Предмети одягу
- вихід