Các xu hướng lớn đột phá nhất đang tác động đến ngành công nghiệp mạng ASIC ngày nay bao gồm Internet vạn vật (IoT), Đám mây và mạng 4G/5G. Tất cả các chuyên gia trong ngành đều đồng ý rằng từ 2020 để 2025, hàng chục tỷ thiết bị được kết nối sẽ thu thập dữ liệu và gửi dữ liệu đó qua mạng do phần mềm xác định (SDN) đến hệ thống mạng dựa trên ASIC.
Ngày nay, chúng ta đang ở trong kỷ nguyên kết nối mọi thiết bị ở mọi nơi và điện toán mọi lúc, bao gồm các ứng dụng dành cho hộ gia đình, hệ thống công nghiệp, camera an ninh, giám sát trẻ em, chăm sóc sức khỏe, thiết bị đeo được, ô tô, v.v. Ngành công nghiệp bán dẫn và những người chơi trong ngành công nghiệp mạng đang ở trong giai đoạn chuyển đổi này, đóng vai trò là “những người ủng hộ” của kỷ nguyên đổi mới IoT thế hệ tiếp theo.
Theo một trong những CEO của một trong những nhà cung cấp giải pháp mạng lớn nhất toàn cầu, “Đám mây là xu hướng lớn nhất tác động đến ngành công nghiệp mạng”. Công việc của các công ty mạng là giúp các nhà khai thác viễn thông chuyển đổi và phát triển đám mây của họ, ngoài việc giúp các doanh nghiệp kết nối các trung tâm dữ liệu của riêng họ với đám mây.
Một lần nữa, các công ty giải pháp bán dẫn tham gia vào việc thiết kế và chế tạo IC, bộ xử lý nhúng, chip màng mỏng giá rẻ và các công cụ mạng khác, giúp phát huy tiềm năng kinh doanh của đám mây để hỗ trợ các giải pháp mạng. Khách hàng yêu cầu các giải pháp mạng cao cấp, sẽ đáp ứng các yêu cầu cơ sở hạ tầng đám mây phi thường vào năm 2020 và hơn thế nữa.
Cần phải nhớ rằng mặc dù ngành công nghiệp mạng bán dẫn đưa ra những thách thức mới để cải thiện sức mạnh, hiệu suất và diện tích. Cột mốc quan trọng trong phát triển ASIC đang khai thác đúng tiến độ. Trong thiết kế chip, phân vùng, sử dụng hình học, định tuyến/phân phối tài nguyên và thực thi khối có những thách thức riêng và có độ tin cậy rất lớn đối với mỗi lần đóng xác minh vật lý chất lượng khối. Các kỹ thuật/luồng hiện tại sẽ không đủ tốt để đáp ứng các kiểm tra bổ sung này. Các kiểm tra PDV như DRC, đã được tăng lên do phần lớn giới thiệu mô hình kép.
Ngoài ra, lập kế hoạch năng lượng đã trở nên quan trọng hơn do yêu cầu về điện áp hoạt động, IR và EM thấp hơn. Do tần số hoạt động cao hơn và mức sử dụng tế bào cao hơn, nên tỷ lệ giảm IR động sẽ tăng lên. Luồng/kỹ thuật hiện có đã được sử dụng để phê duyệt thiết kế, cho dù tất cả hoặc một số trong số đó sẽ được áp dụng trên nút công nghệ thấp hơn. Các kỹ sư phải xác nhận loại kiểm tra nào là cần thiết. Chúng ta hãy xem xét một số thách thức và kỹ thuật đóng thời gian, đóng pdv, thử nghiệm và đóng gói, có thể được sử dụng để phê duyệt thiết kế một cách hiệu quả.
Thách thức:
(A) Quy hoạch điện
Lập kế hoạch năng lượng là giai đoạn quan trọng và quan trọng nhất của bất kỳ thiết kế nào. Lập kế hoạch năng lượng tốt ngăn ngừa các sự cố IR và EM. Ở nút công nghệ thấp hơn, khi thiết kế trở nên dày đặc hơn, nó trở nên quan trọng hơn khi lớp kim loại xếp chồng lên nhau. Ngoài ra, độ dày lớp dưới đã trở nên ít hơn. Ở dạng hình học thấp hơn, điện áp hoạt động cũng giảm xuống. Vì vậy, quy hoạch điện phải mạnh mẽ cho IR và EM tốt hơn. Trong nút công nghệ thấp hơn, số lượng xếp chồng qua các lớp sẽ nhiều hơn. Ngăn xếp thông qua cao này có thể tạo ra sự cố trong định tuyến tín hiệu. Vì vậy, thay vì một ngăn xếp duy nhất, chúng ta có thể chia nó bằng các lớp năng lượng trung gian. Điều này sẽ cho phép chúng tôi sử dụng tài nguyên định tuyến một cách hiệu quả và phân phối nguồn hiệu quả. Ngày nay, hầu hết tất cả các thiết bị đều sử dụng kỹ thuật cấp nguồn và chuyển đổi nguồn (SPS) để quản lý nguồn. Trong kỹ thuật SPS, sự phân bố của các ô năng lượng đồng đều trên diện tích của tất cả các tiêu chuẩn. logic tế bào. Để tạo các miền nguồn, có thể có một phân vùng tiếp theo của lưới điện được chuyển đổi, điều này phụ thuộc vào hình dạng của cổng nguồn.
Trong thiết kế của chúng tôi, chúng tôi đã sử dụng gia cố PG cùng với các kỹ thuật được mô tả sớm trong phần này. Như chúng ta biết các lớp thấp hơn có điện trở cao hơn, do đó việc gia cố trong các lớp đó sẽ giúp ích rất nhiều trong IR. Chúng ta có thể đạt được tới 3-5 mV chỉ bằng cách tăng cường VIA1/VIA2/VIA3, tùy thuộc vào số lượng vias được thêm vào.
(B) IR/EM
Có hai loại IR drop được tính đến. Sụt áp trung bình có thể được coi là sụt áp IR tĩnh đối với thiết kế. Trong khi đó, việc chuyển đổi các ô dẫn đến giảm IR động. Trong nút công nghệ cao hơn, do có đủ điện dung tách rời, sự sụt giảm IR tĩnh rất hữu ích trong phân tích đăng xuất. Trong khi đó, sự sụt giảm IR động gây ra khi một lượng lớn logic chuyển đổi tại một thời điểm, chuyển thành yêu cầu hiện tại cao nhất.
Ngoài phương pháp giải IR thông thường, chúng tôi đã sử dụng vị trí nhận biết IR trong thiết kế của mình như một giải pháp. Bộ đệm/Bộ biến tần được đặt trong kênh là nguồn chính làm giảm IR, đặc biệt là các thiết kế chi phối nguồn cấp dữ liệu. Thách thức duy nhất là khối phải có đủ diện tích kênh để trải rộng các ô.
(C) Thời gian và PDV
Thời gian là kiểm tra rất quan trọng và quan trọng để phê duyệt. Nó bao gồm vi phạm quá trình chuyển đổi, thiết lập, giữ, độ rộng xung tối thiểu, kiểm tra cổng đồng hồ, v.v. Trong hình dạng thấp hơn, thiết kế ngày càng phức tạp hơn, do đó việc đóng thời gian trở nên khó khăn. Chúng tôi cũng đã phải đối mặt với một số vấn đề về thời gian trong thiết kế của mình. Cụ thể hơn, trong trường hợp vi phạm thời gian, chúng tôi đã thiết lập thiết kế quan trọng và cả max trans, max_cap, min_pulse_width như DRV đều bị vi phạm như trong Bảng 1. Số lượng đường dẫn vi phạm để thiết lập là 350 và WNS là -356 ps trong PT công cụ trước khi giải quyết vi phạm. Việc nắm giữ không bị ảnh hưởng nhiều, chỉ có 20 con đường bị vi phạm. Do những hạn chế về công cụ, để giải quyết những vi phạm này, chúng tôi đã sử dụng thuật toán mà chúng tôi sẽ thảo luận trong phần Luồng ECO. Chúng tôi đã tập trung chủ yếu vào kích thước ô và hoán đổi Vt vì việc chèn bộ đệm sẽ làm tăng diện tích cũng như ảnh hưởng đến định tuyến của thiết kế. Công cụ không thể giải quyết vi phạm trong đường dẫn đồng hồ vì nó được đặt thành không chạm, chúng tôi đã sử dụng bộ đệm cặp biến tần trong đường dẫn để cải thiện thời gian thiết lập. Vẫn còn một đường dẫn, đường dẫn mem to reg, rất quan trọng để giải quyết bằng công cụ hoặc thủ công. Vi phạm Max_trans và Max_cap cũng được đáp ứng. Sau khi sửa công cụ ECO PT khi chạy tuyến sinh thái được thực hiện trong công cụ ICC, quá trình thiết lập đã đáp ứng với 30ps và có thể đóng thiết kế thành công sau khi giải quyết đường vào Reg và Reg to Out bằng cách sử dụng các chiến lược tương tự.
Thông số | trước chi phí | sau chi phí |
---|---|---|
max_Transition | 5.140 (V) | 0.00 (ĐẠI) |
max_fanout | 0.00 (ĐẠI) | 0.00 (ĐẠI) |
max_cap | 1.275 (V) | 0.00 (ĐẠI) |
min_pulse_width | 141.677 (V) | 141.677 (V) |
phút_thời gian | 0.287 (ĐẠI) | 0.00 (ĐẠI) |
Tham số REG2REG Đường dẫn | Trước (n) | Sau (n) |
---|---|---|
Cài đặt WNS | -0.356 | -0.010 |
NVP | 350 | 1 |
Giữ WNS | -0.0027 | 0.00 |
NVP | 20 | 0 |
Bảng 1 Kết quả thời gian
Đối với nút công nghệ thấp hơn, kiểm tra PDV đã được tăng lên. Có các ô vật lý bổ sung cần được sử dụng để đáp ứng yêu cầu kiểm tra vật lý. Do tạo mẫu kép, các kiểm tra DRC liên quan đến tạo mẫu kép như chu kỳ lẻ đã được tăng lên. Ngoài ra, phân tích năng suất cần được thực hiện cho các nút công nghệ thấp hơn.
Giải pháp cho những thách thức trên:
Luồng STA
Phân tích thời gian tĩnh là cách rất quan trọng và nhanh hơn để phân tích/xác minh tất cả các đường dẫn thời gian ở các giai đoạn thiết kế khác nhau. Các phương pháp phân tích thời gian khác như mô phỏng có thể xác minh rằng một phần của thiết kế mà chúng tôi cung cấp kích thích. Việc xác minh tất cả các đường dẫn thời gian đó với hàng tỷ cổng là quá chậm và chúng tôi không thể xác minh hoàn toàn thời gian. Hình 3. hiển thị luồng STA cơ bản với tất cả các đầu vào cũng như đầu ra cần thiết sẽ được cung cấp cho công cụ PNR để giải quyết Vi phạm Thời gian và DRV. Công cụ STA như Prime Time của Synopsys cần các tệp netlist cấp Cổng, SDC, SPEF, SDF, Thư viện làm đầu vào. Đầu ra sẽ là các báo cáo Thời gian và tệp ECO tcl, được cung cấp cho công cụ PNR để triển khai trong thiết kế với các vi phạm thời gian và DRV đã được giải quyết.
DÒNG SINH THÁI
Để giải quyết vi phạm sau khi triển khai thiết kế về mặt vật lý, lệnh thay đổi kỹ thuật được sử dụng. Luồng sinh thái được sử dụng để cải thiện Thời gian, DRV, Nguồn, Diện tích và các ràng buộc khác của bạn ở bất kỳ giai đoạn nào như vị trí bài đăng, cts bài đăng, định tuyến bài đăng. Có hai loại sinh thái, sinh thái tất cả các lớp và sinh thái silicon đông lạnh. Tạo mặt nạ thường được thực hiện sau tất cả các lớp ECO. Để giảm chi phí đáng kể sau giai đoạn băng keo, sinh thái kim loại/đế (silicon) được thực hiện trong quá trình tạo mặt nạ. Thuật toán hoặc kỹ thuật để giải quyết vi phạm bằng luồng ECO mà chúng tôi đã sử dụng được hiển thị trong hình 4. Là đầu vào, chúng tôi cung cấp các nhóm đường dẫn được sửa và số lần lặp lại. Sau khi phân tích đường dẫn thời gian, chúng tôi sẽ kiểm tra độ trễ <0. Đối với mỗi đường dẫn vi phạm, chúng tôi phải kiểm tra độ trễ của ô. Trong quy trình, chúng tôi cố gắng giải quyết các DRV trước rồi mới đến thời gian.
Về cơ bản, có bốn phương pháp có thể được sử dụng để giải quyết thời gian như định cỡ ô, hoán đổi VT, chèn bộ đệm và sử dụng cặp bộ đệm Biến tần trong mạng đồng hồ. Trong phương pháp định cỡ ô, chúng ta có thể lấy được cường độ dẫn động hiện tại của ô đường dẫn vi phạm và kiểm tra tính khả dụng của ô có cường độ dẫn động cao hơn hoặc ô lib thay thế để thay thế ô nhằm cải thiện thời gian. Nếu không có ô cường độ ổ đĩa thay thế hoặc cao hơn như vậy có sẵn trong thư viện, chúng ta có thể sử dụng phương pháp thứ hai là hoán đổi VT. Trong hoán đổi VT, chúng tôi grep các ô tổ hợp và hoán đổi VT của chúng thành ULVT, điều này cũng giúp cải thiện thời gian. Phương pháp thứ ba là chèn bộ đệm, để phá vỡ mạng dài, ảnh hưởng đến điện dung của mạng và do đó làm chậm tế bào. Sau khi hoàn thành tất cả các sửa lỗi sinh thái, chúng ta có thể có dữ liệu sinh thái cuối cùng để chạy trong công cụ PNR. Luồng ECO tương tự đã được triển khai trong thiết kế của chúng tôi, kết quả và tác động được thảo luận trong phần thử thách về thời gian và pdv.
Những thách thức khác:
(A) Giảm kiểm tra số lượng pin thấp
Do kích thước của chip bị thu hẹp xuống còn 28nm, 16nm, 7nm và hơn thế nữa, thậm chí số lượng chân I/O trên bộ xử lý cũng tăng lên khi áp dụng nhiều loại mẫu thử nghiệm (thử nghiệm nhiều cổng logic hơn) trong nhiều chu kỳ thử nghiệm để đạt chất lượng bài thi cao. Để hạn chế việc sử dụng số lần đếm pin và giảm thời gian thử nghiệm tổng thể theo cách hiệu quả hơn, các kỹ sư DFT đang chuyển sang các kỹ thuật kiểm tra mới để áp dụng cho số lượng pin ngày càng tăng và quét các mẫu theo cách hiệu quả, chẳng hạn như BẰNG giảm thử nghiệm đếm pin (RPCT) và cũng đạt được phạm vi bảo hiểm lỗi tối đa.
Giảm kiểm tra số lượng pin thấp là một giải pháp hiệu quả cho phép áp dụng các mẫu kiểm tra tốc độ bằng cách sử dụng các máy kiểm tra chi phí thấp rất hạn chế về pin để đạt được mức độ bao phủ lỗi và thời gian kiểm tra triển khai với tác động tối thiểu đến thiết kế.
(B) Độ phức tạp của bao bì
Vai trò ban đầu của việc đóng gói chỉ đơn giản là bảo vệ các con chip bên trong, nhưng việc đóng gói đang trở nên phức tạp như việc phát triển một SoC (ASIC) phức tạp.
Trong quy trình sản xuất chất bán dẫn, đóng gói chip là một trong những yếu tố quan trọng nhất, luôn tràn ngập sự đổi mới và phức tạp, đặc biệt là khi kích thước bóng bán dẫn giảm xuống. Trong quá trình đóng gói, các nút công nghệ thấp hơn trải qua hai tình trạng: i) Rò rỉ bao bì kín. ii) Tín hiệu logic suy giảm khi tiếp xúc. Các nút này trải qua các hoạt động đóng gói quan trọng từ đầu đến cuối, bao gồm: đóng gói ở mức wafer (khắc in thạch bản và cách điện), va chạm, quạt ra, xếp chồng chip và các kỹ thuật khác đã góp phần tạo ra các chip có hệ số dạng nhỏ để đạt được tốc độ cao chức năng mà khách hàng mong đợi trong thiết bị điện tử di động và các công nghệ khác.
Kết luận
Cùng với thời gian, ở công nghệ thấp hơn, độ dày, cao độ và chiều cao của ô kim loại đã được thu nhỏ lại, điều này dẫn đến sự phức tạp mới trong quy hoạch điện năng. Cũng nhờ đó, nó đã giới thiệu IR/EM, thời gian, PDV mới, giảm thử nghiệm số lượng pin thấp và các thách thức phức tạp về đóng gói. Sau khi vượt qua những thử thách này, PNR, luồng thời gian, số lượng pin và cách đóng gói đã được tùy chỉnh, giúp chúng tôi giảm thiểu những thách thức về đăng xuất công nghệ thấp hơn. Cho đến nay, chúng ta đã thảo luận về tất cả các thách thức và giải pháp của nó đối với việc đóng thiết kế để khai thác nó đúng tiến độ, đây là cột mốc quan trọng cần đạt được để phát triển bất kỳ ASIC nào. Nếu bạn đang tìm kiếm hỗ trợ thiết kế ASIC công suất thấp, chúng tôi ở đây để giúp đỡ!
tác giả:
- Tài khoản
- hoạt động
- thuật toán
- phân tích
- Các Ứng Dụng
- các ứng dụng
- KHU VỰC
- ASIC
- sẵn có
- Đứa bé
- lớn nhất
- Một chút
- kinh doanh
- máy ảnh
- xe ô tô
- gây ra
- thách thức
- thay đổi
- Séc
- Chip
- Snacks
- khách hàng
- đóng cửa
- đám mây
- cơ sở hạ tầng đám mây
- Thu
- Các công ty
- máy tính
- thiết bị kết nối
- Kết nối
- đóng góp
- Current
- dữ liệu
- Trung tâm dữ liệu
- các trung tâm dữ liệu
- chậm trễ
- Nhu cầu
- Thiết kế
- Thiết bị (Devices)
- lĩnh vực
- lái xe
- Rơi
- Đầu
- Cạnh
- Hiệu quả
- Thiết bị điện tử
- Kỹ Sư
- Kỹ sư
- vv
- thực hiện
- các chuyên gia
- Fed
- Sung
- Hình
- Phim ảnh
- Tên
- Sửa chữa
- dòng chảy
- Đóng băng
- Gates
- hình học
- Toàn cầu
- tốt
- tuyệt vời
- lưới
- Phát triển
- Phát triển
- chăm sóc sức khỏe
- tại đây
- Cao
- tổ chức
- Độ đáng tin của
- HTTPS
- lớn
- ICS
- Va chạm
- Bao gồm
- Tăng lên
- công nghiệp
- ngành công nghiệp
- Cơ sở hạ tầng
- sự đổi mới
- Internet
- Internet của sự vật
- iốt
- các vấn đề
- IT
- Việc làm
- Key
- dẫn
- Cấp
- Thư viện
- dài
- chính
- quản lý
- sản xuất
- mặt nạ
- kim loại
- di động
- giám sát
- net
- mạng
- mạng lưới
- mạng
- các nút
- hoạt động
- gọi món
- Nền tảng khác
- bao bì
- hiệu suất
- lập kế hoạch
- quyền lực
- bảo vệ
- chất lượng
- giảm
- Báo cáo
- Yêu cầu
- Thông tin
- Kết quả
- Route
- chạy
- quét
- an ninh
- bán dẫn
- định
- Chia sẻ
- mô phỏng
- Kích thước máy
- lún xuống
- So
- Giải pháp
- động SOLVE
- chia
- lan tràn
- Traineeship
- Bắt đầu
- kích thích kinh tế
- cung cấp
- hỗ trợ
- Công tắc điện
- hệ thống
- hệ thống
- Công nghệ
- Công nghệ
- viễn thông
- thử nghiệm
- Kiểm tra
- Khối
- thời gian
- chạm
- Chuyển đổi
- us
- Xác minh
- wearables
- Năng suất