如今,影响ASIC网络行业的最具破坏性的大趋势包括物联网(IoT),云和4G / 5G网络。 所有行业专家都同意 从2020到2025,数百亿个连接的设备将收集数据并将其通过软件定义的网络(SDN)发送到基于ASIC的网络系统。
如今,我们处于一个无处不在的任何设备连接和任何时间计算的时代,包括家庭,工业系统,安全摄像机,婴儿监护,医疗保健,可穿戴设备,汽车等等的应用程序。 半导体行业和网络行业的参与者正处于这种转型的阵痛之中,它们充当了下一代物联网创新时代的“支持者”。
一家最大的全球网络解决方案提供商之一的首席执行官表示,“云是影响网络行业的最大趋势”。 除了帮助企业将自己的数据中心连接到云之外,网络公司的工作还在于帮助电信运营商转型和发展其云。
同样,半导体解决方案公司也从事IC,嵌入式处理器,低成本薄膜芯片和其他网络工具的设计和制造,这有助于发挥云的业务潜力来支持网络解决方案。 客户需要高端网络解决方案,这些解决方案可以承受2020年及以后惊人的云基础架构需求。
必须牢记,尽管半导体网络行业提出了新的挑战,以提高功率,性能和面积。 关键的里程碑 开发ASIC正在按计划进行开发。 在芯片设计中,分区,几何结构使用,布线/资源分配和模块执行有其自身的挑战,并且每个模块质量的物理验证封闭都具有极大的可靠性。 现有的技术/流程将不足以满足这些额外的检查。 由于主要是双重图案引入,因此增加了像DRC这样的PDV检查。
此外,由于较低的工作电压,IR和EM要求,电源规划也变得越来越重要。 由于较高的工作频率和较高的电池利用率,动态IR下降将增加。 用于签署设计的现有流程/技术,无论全部还是部分都将适用于较低技术的节点。 工程师必须确认需要进行哪种检查。 让我们看一下一些时序收敛,pdv闭合,测试以及封装方面的挑战和技术,这些可用于高效地签署设计。
面临的挑战:
(一)电源规划
电源规划是任何设计中最关键和最重要的阶段。 良好的电源规划可防止IR和EM问题。 在较低技术节点中,随着设计变得更加密集,随着金属层堆叠的增加,它变得越来越关键。 而且,下层厚度变得更小。 在较低的几何形状中,工作电压也下降了。 因此,电源规划应稳健 更好的红外和电磁辐射。 在较低技术的节点中,通孔层堆叠的数量将更多。 高通孔堆叠会在信号路由中产生问题。 因此,我们可以将其与中间功率层分开,而不是单个通孔堆叠。 这将使我们能够有效地使用路由资源并有效地分配功率。 如今,几乎所有设备都使用电源门控和开关电源(SPS)技术进行电源管理。 在SPS技术中,功率单元的分布均匀地覆盖了所有std的区域。 单元逻辑。 为了创建电源域,有可能进一步划分开关电源网格,这取决于电源门控的几何形状。
在我们的设计中,我们使用了PG加固以及本节前面介绍的技术。 众所周知,较低的层具有更高的电阻性,因此在这些层中进行增强将对红外有很大帮助。 仅通过VIA3 / VIA5 / VIA1增强,我们就能获得高达2-3 mV的电压,具体取决于添加的通孔数量。
(B)红外/电磁
有两种类型的IR下降被考虑。 对于设计,平均电压降可被视为静态IR降。 而单元的切换导致动态IR下降。 在更高技术的节点中,由于存在足够的去耦电容,因此静态IR压降在签核分析中很有用。 而动态IR下降是在一次大量逻辑切换时引起的,它变成了峰值电流请求。
除了解决IR的常规方法外,我们在设计中还使用了IR感知布局作为解决方案。 放置在通道中的缓冲器/反相器是IR下降的主要来源,尤其是馈通主导的设计。 唯一的挑战是该块应具有足够的通道面积以散布单元。
(C)计时和PDV
时序对于签核是非常关键和重要的检查。 它包括转换冲突,建立,保持,最小脉冲宽度,时钟门控检查等。在较低的几何结构中,设计日趋复杂,因此时序收敛变得困难。 我们在设计中还遇到了一些时序问题。 更具体地说,在时序违规中,我们设置了关键设计,还违反了DRV之类的max trans,max_cap,min_pulse_width,如表1所示。违规路径的数量为350,PT中WNS为-356 ps解决违规之前的工具。 保留影响不大,仅违反20条路径。 由于工具的局限性,为了解决这些违规问题,我们通过了将在“ ECO流程”部分中讨论的算法。 我们主要集中在单元大小调整和Vt交换上,因为插入缓冲区会增加面积并影响设计的布线。 工具无法解决时钟路径中的冲突问题,因为它设置为“请勿触摸”,我们在路径中使用了反相器对缓冲器来改善设置时序。 还有一条路径,从内存到注册路径,这对于通过工具或手动解决非常关键。 还违反了Max_trans和Max_cap。 在ICC工具中完成生态路线运行后修复ECO PT工具后,设置满足30ps的要求,并且可以使用相同的策略解决In to Reg和Reg to Out路径后成功关闭设计。
参数 | 成本前 | 成本后 |
---|---|---|
最大过渡 | 5.140(V) | 0.00(公制) |
最大扇出 | 0.00(公制) | 0.00(公制) |
最大上限 | 1.275(V) | 0.00(公制) |
最小脉冲宽度 | 141.677(V) | 141.677(V) |
最短周期 | 0.287(公制) | 0.00(公制) |
参数REG2REG路径 | 之前(ns) | 之后(ns) |
---|---|---|
WNS设定 | -0.356 | -0.010 |
NVP | 350 | 1 |
WNS 持有 | -0.0027 | 0.00 |
NVP | 20 | 0 |
表1时序结果
对于技术含量较低的节点,PDV检查已增加。 需要使用额外的物理单元来满足物理检查要求。 由于双重图案,与双重图案有关的DRC检查(如奇数循环)已得到增加。 同样,需要对技术含量较低的节点执行产量分析。
解决上述挑战的方法:
STA流量
静态时序分析是在设计的不同阶段分析/验证所有时序路径的非常重要且快捷的方法。 其他时序分析方法(例如仿真)可以验证我们为其提供刺激的设计部分。 用数十亿个门来验证所有这些时序路径太慢,我们不能完全验证时序。 图3.显示了基本STA流程以及所有必需的输入和输出,这些输出将被馈送到PNR工具以解决时序冲突和DRV。 像Synopsys的Prime Time这样的STA工具都需要门级网表,SDC,SPEF,SDF,库文件作为输入。 输出将是时序报告和ECO tcl文件,该文件将馈送到PNR工具,以解决时序冲突和DRV的情况在设计中实施。
生态流量
为了在实际实施设计后满足违规要求,使用了工程变更单。 生态流可用于在任何阶段(如贴装,贴装cts,贴装布线)改善时序,DRV,功率,面积和其他约束。 生态有两种类型,即全层生态和冻结硅生态。 通常在所有层ECO之后完成掩模生成。 为了减少流片阶段之后的大量成本,在掩膜生成中完成了金属/基极(硅)生态。 图4显示了使用ECO流解决违规的算法或技术。作为输入,我们提供了固定的路径组和迭代次数。 在分析了时序路径之后,我们将检查松弛度是否小于0。 对于每个违反路径,我们必须检查信元延迟。 在流程中,我们坚持先解决DRV,然后再计时。
基本上有四种方法可用于解决时序问题,例如单元大小确定,VT交换,缓冲区插入以及在时钟网络中使用反相器对。 在单元大小确定方法中,我们可以得出违反路径单元的当前驱动强度,并检查是否有更高驱动强度的单元或备用lib单元可替代该单元以改善计时。 如果库中没有此类替代或更高驱动强度的单元,我们可以采用第二种方法,即VT交换。 在VT交换中,我们将组合单元格grep并将其VT交换为ULVT,这也导致了时序的改善。 第三种方法是插入缓冲区,以打破长网,这会影响网的电容,从而影响单元延迟。 完成所有生态修复后,我们可以在PNR工具中运行最终的生态数据。 在我们的设计中已经实现了相同的ECO流程,在时序和pdv挑战部分中讨论了结果和效果。
其他挑战:
(A)减少低引脚数测试
由于芯片尺寸缩小到28nm,16nm,7nm甚至更小,即使处理器上的I / O引脚数量也增加了,在多个测试周期中应用了多种类型的测试模式(要测试的逻辑门更多),达到较高的测试质量。 为了以更有效的方式限制引脚数的使用并减少总体测试时间,DFT工程师正在寻求新的可测试性技术,以有效地应用在越来越多的引脚数和扫描模式上,例如如 减少引脚数测试 (RPCT)并实现最大的故障覆盖率。
减少低引脚数测试是一种有效的解决方案,它允许使用引脚受限的低成本测试仪来进行全速测试模式的应用,以实现故障覆盖率和实施测试时间,并且对设计的影响最小。
(B)包装复杂性
封装的最初作用仅仅是保护内部芯片,但是封装变得与开发复杂的SoC(ASIC)一样复杂。
在半导体制造过程中,芯片封装是最关键的元素之一,它充满了创新和复杂性,尤其是随着晶体管尺寸的减小。 在包装过程中,技术含量较低的节点要经历两个条件:i)密封包装的泄漏。 ii)逻辑信号在接触时会下降。 这些节点从头到尾都经历了关键的封装活动,其中包括:晶圆级封装(蚀刻光刻和绝缘),凸点,扇出,芯片堆叠以及其他有助于实现高速小尺寸芯片的技术。客户在移动电子和其他技术中期望的功能。
结论
随着时间的流逝,在较低技术中,金属厚度,间距和单元高度已按比例缩小,这在电源规划中引入了新的复杂性。 同样由于它引入了新的IR / EM,定时,PDV,减少了低引脚数测试以及封装复杂性的挑战。 克服了这些挑战之后,PNR,时序流,引脚数和封装都得到了定制,这有助于我们减轻较低的技术签署挑战。 到目前为止,我们已经讨论了设计闭合以按计划进行开发所面临的所有挑战及其解决方案,这是开发任何ASIC所要实现的关键里程碑。 如果您正在寻找低功耗ASIC设计帮助, 我们在这里提供帮助!
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