최근 기술 사용이 증가하고 글로벌 시장을 확보하기위한 경쟁이 치열 해지면서 업계는 더 낮은 기술 노드로 전환하여 트랜지스터 당 다이가 증가함에 따라 ASIC 제조 테스트에 새로운 과제를 야기했습니다. 이를 방지하고 SoC 디바이스에서 높은 테스트 가능성을 달성하기 위해 메모리 BIST, 스캔, 경계 스캔과 같은 다양한 DFT 구조가 설계에 삽입되어 테스트 모드 중 전력 소비와 같은 ASIC 설계 요소가 증가합니다. 칩의 전체 영역과 테스터 시간, 적용 범위, 매일. 이 기사의 목적은 다양한 방법론을 강조하는 것입니다. ASIC 동안 전력 소비를 줄입니다 제조 테스트. 구현과 함께 설계의 테스트 모드 동안 전력 소비를 최적화하기 위해 다양한 아키텍처 및 방법론을 구별합니다. 업계에서 사용 가능한 다양한 EDA 도구를 사용하여 전력 소비를 줄이는 여러 기술이 있습니다. 이 기사에서는 몇 가지 "전원 인식"기술을 설명하고 몇 가지 소프트웨어 기반 및 하드웨어 기반 구현 방법과 사례 연구로 취한 "Synopsys EDA 도구"중 하나를 비교하고 논의합니다.
I. 서론
하위 기술 노드 (165nm-> 130nm-> 90nm-> 65nm-> 28nm-> 20nm-> 16nm-> 10nm-> 7nm-> 5nm)로 이동함에 따라 단위 면적당 트랜지스터가 증가하여 결과적으로 단위 면적당 소비 전류량이 증가하면 더 많은 동적 스위칭 및 누설이 발생합니다. 이로 인해 설계 팀은 그림과 같이 여러 가지 전력 관련 전략을 활용해야했습니다.
다이 밀도가 증가함에 따라 스캔 기반 테스트 중 전력 손실이 기능 모드보다 높습니다. 이는 효율적인 테스트 패턴으로 인해 주어진 시간에 스위칭되는 로직의 비율이 매우 높기 때문에 테스트 모드 중 스트레스가 높아지기 때문입니다 [3]. 다른 블록이 다른 시간에 종료되지 않으면 일부 칩이 녹아서 테스터 시간이 길어지기 때문에 테스터에서 칩 고장의 가능성을 만듭니다.
또한, 트랜지스터가 물리적으로 서로 밀집되어 있기 때문에 전류 누출이 증가하기 시작하여 열이 핀 사이에 갇히게된다. 이러한 효과는 또한 다양한 열 효과의 결과로 칩의 열화를 초래할 수 있습니다. 이로 인해 전도체가 집중 침식에 노출되어 장치의 신뢰성이 손실 될 수 있습니다. 따라서, 그러한 부정적인 요소를 이해하고 적절한 치료법을 찾는 것이 똑같이 중요합니다.
II. 테스트 전력 최적화를위한 다양한 방법론
테스트 모드에서 시프트 전환 동안 전력 손실을 줄이기 위해 산업 전반에 걸쳐 어느 정도 제안, 테스트 및 구현 된 기술이 있습니다. 실제 프로젝트에이를 구현하는 것은 면적 오버 헤드 및 테스터 시간과 함께 원래의 설계 요구 사항까지도 고려해야하기 때문에 더 큰 과제입니다. 일반적으로 이러한 방법은 하드웨어 기반 및 ATPG 기반 (소프트웨어 기반)으로 분류 할 수 있습니다.
하드웨어 기반은 스캔 삽입 중 적용 할 수있는 전력 감소 기술과 패턴 생성 중 소프트웨어 기반을 대상으로합니다. 기존 SCAN / 하드웨어 기반 솔루션은 스캔 체인 아키텍처를 분할하고 한 번에 하나의 파티션을 테스트하거나 추가 하드웨어를 설계에 삽입해야합니다. 파티션 기반 아키텍처는 단위 스캔 세그먼트를 여러 세그먼트로 분할하여 달성됩니다. 한 번에 특정 수의 스캔 세그먼트 만 활성화 할 수 있습니다.
더 나은 분할 방법은 모든 스캔 세그먼트에서 스캔 이동주기를 동일하게 유지하기위한 길이 분할을 통해 달성됩니다. 외부 제어 게이트를 사용하면 회로로 전파하여 불필요한 스캔 체인 전환을 방지 할 수 있습니다. 이로 인해 중요한 경로 지연에 영향을 미치기 때문에 성능 저하가 관찰 될 수 있습니다 [7]. 따라서 궁극적으로 이러한 기술은 전력을 줄이는 세 가지 주요 설계 특전 (면적, 전력 및 테스터 시간) 중 하나를 손상시키는 단속으로 궁극적으로 영역 크기가 증가하거나 테스터 시간이 증가합니다. 디자이너는 어떤 측면을 타협하고 우선 순위를 지정할지 결정해야합니다.
아래는 전력 최적화가 이루어 지지만 지역 또는 시간을 손상시키는 몇 가지 기술을 보여줍니다.
A. 스캔 / 하드웨어 기반
Shift Power Groups 기술 : 산업 전반에서 널리 사용되는 한 가지 방법은 Shift Power Groups 기술을 사용하는 것입니다. 이 기술은 스캔 삽입 방법 중 전력 소비를 줄이는 데 사용됩니다. 압축 된 스캔 체인마다 압축 해제 기 출력에 AND 게이트를 삽입하면됩니다. 체인은 아래 그림과 같이 SPC (Shift Power Control) 체인에 의해 제어되는 그룹으로 게이팅됩니다.
SPC 제어 그룹은 활성 테스트 모드 기간의 시프트 기간 동안에 만 활성화되는 특수 제어 신호 그룹입니다. 이 컨트롤은 스캔 삽입 중에 빌드 된 압축 기반 스캔 테스트 중에 활성화됩니다. 이들은 압축 해제 기 블록 이후와 스캔 체인 이전에 적용 되더라도 스캔 체인 또는 압축 로직의 일부를 형성하지 않습니다. 대신 코덱 논리 외부의 외부 (압축되지 않은) 체인입니다.
SPC는 다음 패턴에 대한 그룹 마스크 값을 포함하는 레지스터 체인을 포함합니다. 따라서, 현재 및 다음 패턴 섀도우 래치를 예측함으로써 다음 패턴의 스캔을 위해 마스크 값에 존재하는 비트를 유지한다. 마스크 그룹은 일정한 값을 체인에로드하여 전체 토글 활동을 줄입니다. SPC 체인은 다시 압축 체인의 일부가 될 수 없습니다. 압축하면 게이트 자체로 연결되어 신뢰할 수있는 패턴이로드되지 않습니다.
기능적 출력 게이팅 기술 : DFT- 스캔 테스트의 스캔 시프트 단계에서도로드 된 패턴은 기능 경로를 트리거하고 모든 시프트에 대해 토글 링을 유발하므로 캡처 모드가 아닌 동안에도 기능 로직이 항상 활성 상태가됩니다 [1] . 이로 인해 막대한 동적 전력 손실이 발생하고 불필요한 전력 소비가 발생할 수 있습니다.
도입부에서 전술 한 바와 같이, 전력 소비의 증가는 수율 측면에서 칩 품질에 영향을 미칠 수있다. 칩 전체가 손상 될 수 있습니다. 기능적 출력 게이팅 억제 기술을 사용하여 다른 EDA 도구는 설계 구조를 수정하는 데 도움을 주거나 설계자가 스캔 삽입시 토글 활동을 제어 할 수있는 방식으로 자체적으로 수정할 수 있습니다. 이를 수행하는 한 가지 일반적인 방법은 AND- 게이팅 또는 OR- 게이팅 로직을 구현하는 것입니다.이 상수 값은 팬 아웃 로직 콘에 들어가는 다른 정지 신호에서 토글 링을 가장 줄이는 상수 값에 따라 다릅니다.
아래 이미지에서와 같이 AND 게이트는 스캔 플롭 아웃 (SOUT)과 기능적 IN 사이에 삽입됩니다. 이에 대한 제어는 이미 존재하는 신호 스캔 인 에이블 (SE)을 사용함으로써 달성 될 수 있으며, 이에 따라 시프트 모드에서 기능 경로는 게이트 오프되고 캡쳐 모드에서 게이트는 필요한 패턴이 기능 로직으로 흐르게한다.
SE 신호는 Shift 모드에서는 높고 Capture 모드에서는 낮으므로 자동으로 기능 게이팅 로직의 전환 동작을 허용하므로 전환을위한 제어 신호로 작동합니다.
이 방법은 적은 양의 추가 영역 오버 헤드 만 사용하며 산업 전반에 걸쳐 구현 된 최상의 방법 중 하나입니다. 이것이이 방법에 결점과 과제가 없음을 의미하지는 않는다는 것을 전제로, 전환 결함 모델 테스트를 구현하는 동안이를 고려해야합니다.
주요 이유는, 기능 경로에 여분의 게이트 지연을 도입하므로이 게이트는 기능 경로에있는 것으로 간주하여 타이밍 폐쇄를 수행해야합니다. 두 번째로, LOS 전이 방법은 패턴의 마지막 이동이 런치 펄스로 작동하고 기능 경로를 따라갈 때 큰 단점이 있지만, 기능 게이팅이 비활성 상태 인 경우 적절한 테스트 비트가로드되지 않는 경우 마지막 이동, 즉 시작 단계 스캔 활성화는 높음으로 인해 기능 게이트가 비활성 모드에서 작동합니다. 따라서이 문제를 해결하려면 추가 논리가 다시 필요하므로 궁극적으로 더 많은 공간을 차지하게됩니다.
스캔 체인 수정 기법 : 피크 테스트 전력이 낮은 테스트에서 병렬 처리를 달성하기 위해 스캔 체인 수정 기법 [9]은 사전 생성 된 테스트 세트의 분석을 기반으로 스캔 체인을 약간 수정하여이를 통합합니다. 여기서 스캔 FF 사이에 로직 게이트를 삽입함으로써 테스트 전력의 감소를 달성 할 수있다. 이러한 논리 게이트의 삽입은 스캔 경로에만 있기 때문에 임계 또는 기능 경로에 게이트 지연이 발생하지 않습니다. 따라서 정상적인 작동에도 방해가되지 않습니다.
스캔 체인에서 논리 게이트 삽입은 분석 결과에 따라 다릅니다. 그러나이 삽입은 형용해야합니다. 이러한 테스트 세트가 테스트 데이터에 대한 종속성을 생성하지 않도록주의해야합니다. 삽입은 제어 값이 없어야하고 테스트 벡터의 매핑은 자극과 별개이어야합니다. 이 방법의 예는 다음과 같이 설명됩니다. 두 스캔 셀 사이의 인버터는이 게이트를 통과하는 실제 테스트 데이터의 변환이 필요합니다. 인버터를 통과하는 원래의 데이터 비트와 부정 된 데이터 비트 사이의 변화가 관찰되지 않도록주의해야합니다. 이 두 비트들 사이의 천이는 무효화되고 그대로 예상되며 다른 천이에는 영향을 미치지 않아야합니다. 이와 같이,이 수정은 국부적 영향을 갖는 테스트 데이터 비트만을 갖는 전이 보존 변형 인 것으로 간주 될 수있다.
테스트 데이터를 3 비트의 블록으로 분해하여 분석을 수행하고이 8 비트로 형성된 3 개의 모든 조합에 대해 전이 전력 추정치를 계산 한 다음 최소 전이를 통한 수정이 해당 스캔 체인 프래그먼트에 구현됩니다.
이 방법은 적은 면적의 오버 헤드로 더 높은 테스트 전력 감소를 보장합니다. 최대한 사용하기 위해이를 구현하기 위해 모든 스캔 체인 조각을 분석하고 실험하여 이상적인 스캔 체인 수정을 얻습니다. 이 방법은 스캔 체인 조각이 적은 설계에 구현할 수 있고 스캔 체인 요소가 큰 설계에 구현하면 DFT 구현 시간이 연장되어 대부분의 경우에 적합하지 않을 수 있습니다.
전력 감지 RTL 비트 고정 : 전력 감지 RTL 비트 고정은 RTL 레벨에서 모든 FF의 작은 세그먼트를 정체하여 스위칭 활동을 줄이는 방법입니다. 적은 면적의 오버 헤드에서도 스위칭 활동을 크게 줄일 수 있습니다. [8]. 디자인의 예산은 동결 비트를 결정하는 데 직접 비례합니다. 게이트 레벨에서 이러한 FF를 고정시키는 다른 방법과 비교하여 타이밍 클로저를보다 쉽게 충족 할 수 있습니다. 게이트 레벨에서 STA 타이밍 분석은 FF의 타이밍이 동결 방법에 영향을받지 않는지 확인하기 위해주의를 기울여야합니다. 또한 RTL 수준에서 합성 툴로 타이밍을 고정하고 백엔드에서 닫을 수 있습니다.
B. ATPG / 소프트웨어 기반 기술 :
6 차 입력 동결 기술 : 시험 벡터 생성시 전력 인식 기술 중 하나는 XNUMX 차 입력 부분을 동결시켜 시험 적용 동안 발생 된 전이를 감소시켜 발생 된 전이의 총량을 절약 할 수있다 [XNUMX]. 출력 커패시턴스는 다음과 같은 모든 게이트에 대해 동적 전력에 의해 충전 / 방전됩니다.
Cload로 명명 된 부하 커패시턴스에서 VDD는 공급 전압, Tcyc는 글로벌 클록 기간, NG는 총 게이트 출력 전환 수 (0-> 1 또는 1-> 0)입니다. 방정식에 따라; 전력의 주요 감소는 위의 전력 손실 (Pd) 방정식에서 변수가 거의 감소하기 때문입니다. 테스트 적용 중 유효하지 않은 전환은 테스트 응답을 이동하고 다음 테스트 벡터에서 이동하는 동안 테스트중인 회로의 조합 부분에서 발생하는 전환입니다. (또한 출력 및 입력에서 테스트 효율성에 영향을 미치는 유용한 데이터가 없기 때문에 테스트 효율성에 영향을 미치지 않습니다. 또한 테스트 응답을 이동하는 동안 XNUMX 차 입력의 값은 무관합니다.
시프트 전력 예산 기술 : 소프트웨어 기반 ATPG 기술 중 하나는 전력 인식 방법입니다. 여기서 모든 클록 게이팅 구조의 팬 아웃이 계산되고이 결과를 고려하여 테스트 벡터가 생성됩니다. 이 기술 [2]은 모든 최신 EDA 툴 벤더에서 잘 구현되어 있습니다. 이러한 툴 중 하나 (Synopsys) 흐름에서 클록 게이팅 구조의 계산은 DRC 단계에서 수행되며, 캡처 및 시프트 전력 예산을 백분율로 설정하여 테스트 패턴을 생성하는 데 도움이됩니다. 설계 기준에 따라 전력 노력과 예산을 사용하여 설계의 토글 활동을 제어합니다.
전력 제한 일정 테스트 : 테스트 전력 감소를 위해 가장 널리 사용되는 기술을 구현하는 가장 쉬운 방법 중 하나는 "테스트 예약"방법입니다. 테스트 전력을 줄이고 리소스를 관리하는 두 가지 목적을 충족 시키면 충분합니다. 이 기법 [2]은 대부분의 경우 모든 테스트를 한 번에 적용 할 수있는 것은 아니며, 예를 들어 다중 L5 L2 레벨 블록이있는 SoC를 사용하지만 3 개의 8 개의 최상위 스캔 포트만있는 SoC를 사용하므로 주로 자원을 고려하여 구현되었습니다. 단일 인스턴스에서 모든 블록에 대해 테스트를 실행하지 못할 수 있습니다. 따라서 한 번에 몇 개의 블록에 대해 테스트 일정을 예약하면 리소스 관리 이점을 제공 할뿐만 아니라 SoC의 전력 소비 스트레스를 자동으로 줄일 수 있습니다. 테스트 중.
"파워 제약 조건 일정 계획"[D] 방법은 유사한 테스트 사례를 그룹화하고 테스트 동안 더 높은 전력 감소를 위해 함께 스케줄링하는 알고리즘을 개발함으로써이 테스트 일정을 훨씬 더 구조적인 방식으로 사용합니다. 이 방법은 주로 다음 3 단계로 보관됩니다. 첫 번째는 각 테스트와 관련된 전력 손실 정보가 포함 된 완전한 시간 호환 테스트 세트를 찾는 것입니다.
그런 다음이 테스트를 사용하여 전원 호환 테스트가 포함 된 목록이 추출됩니다. 마지막으로, 테스트의 최적 스케줄링을 찾기위한 최소 커버 테이블 접근법이 사용됩니다. 이점이 충분하기 때문에 다른 부정적인 영향이 없다는 것을 의미하지는 않습니다. 해로운 영향을 미치는 주요 디자인 측면 중 하나는 테스터 시간입니다. 더 많은 스케줄링은 테스트에 더 많은 시간이 필요합니다.
III. 구현 통계
A. 하드웨어 기반 통계
이 하드웨어 기반 통계는 소개 부분에서 설명한 스캔 체인 수정 기술 구현 중 하나를 다룹니다. 여기에는 시험 방법론에 영향을 미치는 면적, 전력 및 시험 범위와 같은 세 가지 주요 요인에 대한 세부 분석 보고서가 포함되어 있습니다.
1) 지역 통계
2) 소비 전력 통계
3) 시험 범위 통계
B. 소프트웨어 기반 통계
EDA 벤더의 ATPG 기반 전력 인식 기술 중 하나에 대한 사례 연구를 수행하여 스캔 중 토글 활동을 줄이고 아래 그림 9와 같이 다른 통계를 포함하여 실제 동작을 비교했습니다. 여기에는 다음과 같은 두 가지 주요 요인이 있습니다. 이 방법론을 사용합니다. 소프트웨어 기반 기술 중 하나이므로 물리적 영역에는 영향을 미치지 않습니다.
1) 소비 전력 전체 통계
2) 시험 범위 통계
IV. 결론
분석을 통해 DFT 중 가장 영향을받는 매개 변수 중 하나는 낮은 기술 노드에서 전력 소비를 이동시키는 것으로 결론을 내립니다. 아래 차트에서 볼 수 있듯이 테스트 범위가 약간 줄어들고 면적이 약간만으로 일부 매개 변수 단점으로 인해 다양한 기술로 인해 전력 소비가 줄어드는 방식이 있습니다. 또한 스캔 테스트 중 타이밍 또는 전원 문제로 인한 고장은 기능 작동 모드 중에 절대 발생하지 않을 수 있으며 불필요한 수율 손실이 발생할 수 있습니다. 이는 업계에서 큰 관심사입니다. 이 백서에는 세부 통계가 포함 된 하드웨어 및 소프트웨어 기반 기술이 모두 포함되어 있습니다.
참조
[3] https://www.design-reuse.com/articles/32262/low-power-design-for-testability.html.
[4] dftmax ultra 디자인에서 전력 소비를 줄입니다.
[5] Richard M Chou, Kewal K Saluja 및 Vishwani D Agrawal. 테스트의 전력 제약 일정. 1994 년 VLSI 디자인, 271 차 국제 회의 논문집, 274–1994 쪽. IEEE, XNUMX.
V Dabholkar, S Chakravarty, I Pomeranz 및 SM Reddy. 전체 스캔 회로에서 테스트 적용 중 전력 손실을 줄이는 기술. CAD에 관한 IEEE 거래, 6 (17) : 12–1325, 1333.
[7] Stefan Gerstendörfer와 Hans-Joachim Wunderlich. 스캔 기반 Bist의 전력 소비를 최소화합니다. 전자 테스트 저널, 16 (3) : 203–212, 2000.
[8] P Giribabu와 G Sunil. 스캔 시프트 동안 스위칭 활동을 줄이기위한 Dft 기반 접근 방식.
[9] Ozgur Sinanoglu, Ismet Bayraktaroglu 및 Alex Orailoglu. 스캔 체인 전환을 최소화하여 테스트 전력 감소. VLSI Test Symposium, 2002. (VTS 2002). 절차 20th IEEE, 166–171 페이지. IEEE, 2002.
소밀 모디, 얀키 차우 한 & 산 케스 아이 판지 글리
의례 : 디자인 및 Reuse.com
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