오늘날 ASIC 네트워킹 산업에 영향을 미치는 가장 파괴적인 메가트렌드에는 사물 인터넷(IoT), 클라우드 및 4G/5G 네트워크가 포함됩니다. 모든 업계 전문가들은 동의합니다. 2020에서 2025에, 수백억 개의 연결된 장치가 데이터를 수집하고 소프트웨어 정의 네트워킹(SDN)을 통해 ASIC 기반 네트워킹 시스템으로 전송할 것입니다.
오늘날 우리는 가정, 산업 시스템, 보안 카메라, 아기 모니터링, 의료, 웨어러블, 자동차 등을 위한 애플리케이션을 포함하여 언제 어디서나 모든 장치 연결 및 컴퓨팅의 시대에 살고 있습니다. 반도체 산업과 네트워킹 산업 참여자들은 차세대 IoT 혁신 시대의 "후원자" 역할을 하면서 이러한 변화의 진통을 겪고 있습니다.
가장 큰 글로벌 네트워킹 솔루션 제공업체 중 한 곳의 CEO 중 한 명에 따르면 "클라우드는 네트워킹 산업에 영향을 미치는 가장 큰 단일 트렌드입니다." 기업이 자체 데이터 센터를 클라우드에 연결하도록 돕는 것 외에도 통신 사업자가 클라우드를 혁신하고 성장시키는 것을 돕는 것은 네트워킹 회사의 임무입니다.
다시 말하지만, 반도체 솔루션 회사는 네트워킹 솔루션을 지원하기 위해 클라우드의 비즈니스 잠재력을 실현하는 데 도움이 되는 IC, 임베디드 프로세서, 저비용 박막 칩 및 기타 네트워킹 도구의 설계 및 제조에 종사하고 있습니다. 클라이언트는 2020년 이후의 놀라운 클라우드 인프라 요구 사항을 견딜 수 있는 고급 네트워킹 솔루션을 요구합니다.
반도체 네트워킹 산업은 전력, 성능 및 영역을 개선하기 위해 새로운 도전을 제시하지만 명심해야 합니다. 주요 이정표 ASIC 개발이 예정대로 진행되고 있습니다.. 칩 설계에서 파티셔닝, 지오메트리 사용, 라우팅/리소스 분배 및 블록 실행에는 고유한 일련의 문제가 있으며 각 블록 품질 물리적 검증 클로저에 대한 의존도가 매우 큽니다. 기존 기술/흐름은 이러한 추가 검사를 충족하기에 충분하지 않습니다. DRC와 같은 PDV 검사는 대부분 이중 패터닝 도입으로 인해 증가했습니다.
또한 작동 전압, IR 및 EM 요구 사항이 낮아 전력 계획이 더욱 중요해졌습니다. 더 높은 작동 주파수와 더 높은 셀 활용으로 인해 동적 IR 강하가 증가합니다. 전체 또는 일부가 더 낮은 기술 노드에 적용되는지 여부에 관계없이 디자인을 승인하는 데 사용된 기존 흐름/기술. 엔지니어는 어떤 종류의 점검이 필요한지 확인해야 합니다. 효율적인 방식으로 설계를 사인오프하는 데 사용할 수 있는 몇 가지 타이밍 클로저, pdv 클로저, 테스트 및 패키징 문제와 기술을 살펴보겠습니다.
도전 과제 :
(A) 전력 계획
전력 계획은 모든 설계에서 가장 중요하고 중요한 단계입니다. 좋은 전력 계획은 IR 및 EM 문제를 방지합니다. 하위 기술 노드에서는 설계가 밀도가 높아질수록 금속 레이어 적층이 증가함에 따라 더욱 중요해졌습니다. 또한 하층 두께가 얇아졌습니다. 낮은 지오메트리에서는 작동 전압도 낮아졌습니다. 따라서 전력 계획은 견고해야 합니다. 더 나은 IR 및 EM을 위해. 하위 기술 노드에서는 비아 레이어 스태킹 수가 더 많아집니다. 이 높은 비아 스택은 신호 라우팅에 문제를 일으킬 수 있습니다. 따라서 단일 비아 스택 대신 중간 전원 레이어로 분할할 수 있습니다. 이를 통해 라우팅 리소스를 효율적으로 사용하고 전력을 효과적으로 분배할 수 있습니다. 오늘날 거의 모든 장치는 전원 관리를 위해 전원 게이팅 및 스위치 전원 공급 장치(SPS) 기술을 사용합니다. SPS 기술에서 전력 셀의 분포는 모든 std의 영역을 포함하여 균일합니다. 세포 논리. 전력 도메인을 생성하기 위해 전력 게이팅의 구조에 따라 스위치 전력망을 추가로 분할할 가능성이 있습니다.
설계에서 우리는 이 섹션의 앞부분에서 설명한 기술과 함께 PG 강화를 사용했습니다. 우리가 알다시피 낮은 레이어는 더 저항력이 있으므로 해당 레이어의 보강은 IR에서 많은 도움이 됩니다. 추가된 비아 수에 따라 VIA3/VIA5/VIA1 보강만으로 최대 2-3mV를 얻을 수 있습니다.
(나) IR/EM
고려되는 두 가지 유형의 IR 강하가 있습니다. 평균 전압 강하는 설계에 대한 정적 IR 강하로 간주할 수 있습니다. 셀을 전환하면 동적 IR 강하가 발생합니다. 더 높은 기술 노드에서는 디커플링 커패시턴스가 충분하기 때문에 사인오프 분석에서 정적 IR 강하가 유용했습니다. 반면 동적 IR 드롭은 한 번에 많은 양의 로직 스위치가 발생하여 피크 전류 요청으로 전환됩니다.
IR을 해결하는 기존의 방법 외에도 솔루션으로 디자인에 IR 인식 배치를 사용했습니다. 채널에 배치된 버퍼/인버터는 특히 피드스루가 지배적인 설계에서 IR 강하의 주요 원인입니다. 유일한 문제는 블록이 셀을 퍼뜨리기에 충분한 채널 영역을 가져야 한다는 것입니다.
(C) 타이밍 및 PDV
타이밍은 사인오프를 위한 매우 중요하고 중요한 확인입니다. 여기에는 전이 위반, 설정, 홀드, 최소 펄스 폭, 클록 게이팅 검사 등이 포함됩니다. 낮은 형상에서는 날마다 설계가 더 복잡해지고 있으므로 타이밍 클로저가 어려워집니다. 우리는 또한 디자인에서 몇 가지 타이밍 문제에 직면했습니다. 보다 구체적으로 타이밍 위반에서 우리는 설정 임계 설계를 가지고 있으며 DRV와 같은 max trans, max_cap, min_pulse_width가 표 1과 같이 위반되었습니다. 설정을 위한 위반 경로의 수는 350이고 WNS는 PT에서 -356ps입니다. 위반을 해결하기 전에 도구. 보류는 크게 영향을 받지 않으며 20개의 경로만 위반됩니다. 도구 제한으로 인해 이러한 위반을 해결하기 위해 ECO 흐름 섹션에서 논의할 알고리즘을 거쳤습니다. 버퍼를 삽입하면 영역이 증가하고 디자인의 라우팅에 영향을 미치기 때문에 대부분 셀 크기 조정 및 Vt 스와핑에 중점을 두었습니다. 도구는 터치하지 않도록 설정되어 있으므로 클록 경로의 위반을 해결할 수 없습니다. 설정 타이밍을 개선하기 위해 경로에서 인버터 쌍 버퍼를 사용했습니다. 도구 또는 수동으로 해결하는 데 매우 중요한 mem to reg 경로가 여전히 하나 있습니다. Max_trans 및 Max_cap 위반도 충족됩니다. ICC 도구에서 에코 루트 실행이 완료되면 ECO PT 도구를 수정한 후 설정은 30ps를 충족했으며 동일한 전략을 사용하여 In to Reg 및 Reg to Out 경로를 해결한 후 성공적으로 설계를 종료할 수 있습니다.
파라미터 | 비용 전 | 비용 후 |
---|---|---|
max_Transition | 5.140 (V) | 0.00(MET) |
max_fanout | 0.00(MET) | 0.00(MET) |
최대_캡 | 1.275 (V) | 0.00(MET) |
min_pulse_width | 141.677 (V) | 141.677 (V) |
최소 기간 | 0.287(MET) | 0.00(MET) |
파라미터 REG2REG 경로 | 이전(ns) | 이후(ns) |
---|---|---|
WNS 설정 | -0.356 | -0.010 |
NVP | 350 | 1 |
WNS 홀드 | -0.0027 | 0.00 |
NVP | 20 | 0 |
표 1 타이밍 결과
하위 기술 노드의 경우 PDV 검사가 증가했습니다. 물리적 검사 요구 사항을 충족하는 데 사용해야 하는 추가 물리적 셀이 있습니다. 더블 패터닝으로 인해 홀수 주기와 같은 더블 패터닝 관련 DRC 체크가 증가되었습니다. 또한 하위 기술 노드에 대해서는 수율 분석을 수행해야 합니다.
위의 과제에 대한 솔루션:
STA 흐름
정적 타이밍 분석은 설계의 여러 단계에서 모든 타이밍 경로를 분석/검증하는 매우 중요하고 빠른 방법입니다. 시뮬레이션과 같은 다른 타이밍 분석 방법은 우리가 자극을 제공하는 설계 부분을 검증할 수 있습니다. 수십억 개의 게이트가 있는 모든 타이밍 경로를 검증하는 것은 너무 느리고 타이밍을 완전히 검증할 수 없습니다. 그림 3은 타이밍 위반 및 DRV를 해결하기 위해 PNR 도구에 공급되는 모든 필수 입력 및 출력이 포함된 기본 STA 흐름을 보여줍니다. Synopsys의 Prime Time과 같은 STA 도구는 게이트 레벨 넷리스트, SDC, SPEF, SDF, 라이브러리 파일을 입력으로 필요로 합니다. 출력은 타이밍 보고서 및 ECO tcl 파일이 될 것이며, 이는 해결된 타이밍 위반 및 DRV로 설계에서 구현하기 위해 PNR 도구에 공급됩니다.
에코플로우
설계를 물리적으로 구현한 후 위반사항을 충족하기 위해 엔지니어링 변경 지시가 사용됩니다. 에코 플로우는 포스트 배치, 포스트 cts, 포스트 라우팅과 같은 모든 단계에서 타이밍, DRV, 전력, 면적 및 기타 제약을 개선하는 데 사용됩니다. 에코는 올 레이어 에코와 프리즈 실리콘 에코의 4종류가 있습니다. 마스크 생성은 일반적으로 모든 레이어 ECO 후에 수행됩니다. 테이프아웃 단계 후 상당한 비용을 줄이기 위해 마스크 생성 시 금속/베이스(실리콘) 에코가 수행됩니다. 우리가 사용한 ECO 흐름을 사용하여 위반을 해결하는 알고리즘 또는 기술은 그림 0에 나와 있습니다. 입력으로 고정할 경로 그룹과 반복 횟수를 제공합니다. 타이밍 경로를 분석한 후 여유가 <XNUMX인지 확인합니다. 각 위반 경로에 대해 셀 지연을 확인해야 합니다. 흐름에서 우리는 DRV를 먼저 해결한 다음 타이밍을 해결하는 것을 고수합니다.
기본적으로 셀 크기 조정, VT 스와핑, 버퍼 삽입 및 클럭 네트워크에서 인버터 버퍼 쌍 사용과 같은 타이밍을 해결하는 데 사용할 수 있는 네 가지 방법이 있습니다. 셀 크기 조정 방법에서 우리는 위반 경로 셀의 현재 구동 강도를 도출하고 더 높은 구동 강도 셀 또는 타이밍 개선을 위해 셀을 대체할 대체 lib 셀의 가용성을 확인할 수 있습니다. 라이브러리에서 사용할 수 있는 대체 또는 더 높은 드라이브 강도 셀이 없는 경우 두 번째 방법인 VT 스와핑을 사용할 수 있습니다. VT 스와핑에서 조합 셀을 grep하고 해당 VT를 ULVT로 스왑하여 타이밍 개선도 이루어집니다. 세 번째 방법은 긴 네트를 끊기 위한 버퍼 삽입으로 네트의 커패시턴스에 영향을 주어 셀 지연에 영향을 미칩니다. 모든 에코 수정이 완료되면 PNR 도구에서 실행할 최종 에코 데이터를 가질 수 있습니다. 동일한 ECO 흐름이 설계에서 구현되었으며 결과 및 효과는 타이밍 및 pdv 과제 섹션에서 논의됩니다.
기타 과제:
(A) 감소된 낮은 핀 수 테스트
칩 크기가 28nm, 16nm, 7nm 이상으로 축소되기 때문에 프로세서의 I/O 핀 수도 증가합니다. 높은 테스트 품질을 얻을 수 있습니다. 보다 효율적인 방식으로 핀 수의 사용을 제한하고 전체 테스트 시간을 줄이기 위해 DFT 엔지니어는 점점 늘어나는 핀 수에 적용할 수 있는 새로운 테스트 가능성 기술과 효율적인 방식으로 패턴을 스캔하고 있습니다. ~처럼 감소된 핀 수 테스트 (RPCT) 또한 최대 결함 범위를 달성합니다.
감소된 낮은 핀 수 테스트는 설계에 미치는 영향을 최소화하면서 결함 범위 및 구현 테스트 시간을 달성하기 위해 매우 핀이 제한된 저비용 테스터를 사용하여 at-speed 테스트 패턴을 적용할 수 있는 효과적인 솔루션입니다.
(B) 패키징 복잡성
패키징의 원래 역할은 단순히 내부 칩을 보호하는 것이었지만 패키징은 복잡한 SoC(ASIC)를 개발하는 것만큼이나 복잡해지고 있습니다.
반도체 제조 공정에서 칩 패키징은 가장 중요한 요소 중 하나이며 특히 트랜지스터 크기가 감소함에 따라 혁신과 복잡성이 범람하고 있습니다. 패키징하는 동안 하위 기술 노드는 두 가지 상태를 겪습니다. i) 밀봉된 패키징의 누출. ii) 접촉 시 논리적 신호가 저하됩니다. 이러한 노드는 웨이퍼 레벨 패키징(리소그래피 에칭 및 절연), 범핑, 팬아웃, 칩 스태킹 및 고속용 소형 폼 팩터 칩에 기여한 기타 기술을 포함하여 처음부터 끝까지 중요한 패키징 활동을 거칩니다. 클라이언트가 모바일 전자 제품 및 기타 기술에서 기대하는 기능.
결론
시간이 지남에 따라 더 낮은 기술에서 금속 두께, 피치 및 셀 높이가 축소되어 전력 계획에 새로운 복잡성이 도입되었습니다. 또한 새로운 IR/EM, 타이밍, PDV를 도입하고 적은 핀 수 테스트 및 패키징 복잡성 문제를 줄였습니다. 이러한 문제를 해결한 후 PNR, 타이밍 흐름, 핀 수 및 패키징이 맞춤화되어 낮은 기술 승인 문제를 완화하는 데 도움이 됩니다. 지금까지 우리는 모든 ASIC 개발을 위해 달성해야 할 주요 이정표인 일정에 맞게 설계를 종료하기 위한 모든 과제와 솔루션에 대해 논의했습니다. 저전력 ASIC 설계 지원을 찾고 계시다면, 우리는 돕기 위해 여기 있습니다!
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